JPH04216230A - データ流れにおけるフレームアラインメントワードの検出方法及び装置 - Google Patents

データ流れにおけるフレームアラインメントワードの検出方法及び装置

Info

Publication number
JPH04216230A
JPH04216230A JP3049058A JP4905891A JPH04216230A JP H04216230 A JPH04216230 A JP H04216230A JP 3049058 A JP3049058 A JP 3049058A JP 4905891 A JP4905891 A JP 4905891A JP H04216230 A JPH04216230 A JP H04216230A
Authority
JP
Japan
Prior art keywords
frame alignment
decoder
bit
data stream
template pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3049058A
Other languages
English (en)
Inventor
Martin R A Paesler
マーチン　ラインホルト　アレクサンダ　パエスラー
Sover W S Wong
ソーヴァー　ウィン　ソウ　ウォン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GPT Ltd
Plessey Telecommunications Ltd
Original Assignee
GPT Ltd
Plessey Telecommunications Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GPT Ltd, Plessey Telecommunications Ltd filed Critical GPT Ltd
Publication of JPH04216230A publication Critical patent/JPH04216230A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal
    • H04J3/0608—Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ流れにおけるフレ
ームアラインメントワードの検出方法及び装置に関する
。本発明はデジタルマルチプレックスシステムに利用で
きるが、一般にはデジタル通信システム、即ち中程度か
ら高い程度までのバイナリーエラー比の条件下おいて特
定の回帰バイナリーシーケンスを検出する必要があるシ
ステムに適用できる。
【０００２】
【従来技術及びその課題】デジタル通信システムでは幾
つかの独立したデータ支流をより高速の集合ビットシー
ケンスにする。伝送に先立ち、フレームアライメントワ
ード（ＦＡＷ）として知れられている特定な組の文字を
定期的に集合信号のビットシーケンスに挿入する。ＦＡ
Ｗは、後続のビットシーケンスから次のＦＡＷ開始まで
のシーケンスと共にデジタルフレームを構成する。
【０００３】デマルチプレクサではＦＡＷが正確に検出
されるまで、受信バイナリーデータをまづ検索する。こ
のプロセスはフレームサーチとして知られている。フレ
ームサーチが終了した時点で、最初に伝送したデジタル
フレームのレプリカである新しいデジタルフレームを構
成し、次に伝送及び受信デジタルフレームをアラインメ
ントする。デマルチプレクサフレームがアラインメント
状態になったら、マルチプレクス手順を反転し、オリジ
ナルデータ流れを再構成する。
【０００４】デマルチプレクサのオペレーションを正確
に維持するためには、デジタルシーケンス中の予想位置
におけるＦＡＷの発生を連続的にチェックして、確実に
フレームアラインメントを維持することが必要である。 チェック手順がアラインメントロスを示したならば、新
しいフレームサーチを開始する。
【０００５】実際のデジタル伝送システムでは、バイナ
リーエラーが生じると、ＦＡＷのコラプションが発生し
、この結果フレームアラインメント手順時にＦＡＷを認
識できなくなると共に、デジタルフレームが既にアライ
ンメント状態にある時に、ミスアラインメントの不要な
検出が生じる。ＦＡＷコラプションの蓋然性はバイナリ
ーエラー比やＦＡＷを構成するビット数に依存するもの
で、このエラー比が高くなる程、かつＦＡＷのビット数
が大きくなる程、コラプションの蓋然性が高くなる。
【０００６】多くの用途では、十分な長さのバイナリー
シーケンスを与えるようにＦＡＷを構成しているため、
デジタルフレーム内におけるデータビットの組合せによ
ってそのパターンがシュミレートされる蓋然性は無視で
きる程小さい。従って、テンプレートマッチング技術を
使用して、デマルチプレクサで受信信号中のＦＡＷを容
易に確認できる。この技術により、送られてくるデータ
流れをビット／ビットベースでＦＡＷのテンプレートパ
ターンと比較する。即ち、送られてくる流れとテンプレ
ートパターンとがマッチした場合には、ＦＡＷが認識で
きたとする。
【０００７】ＦＡＷの検出が送られてくるデータ流れと
ＦＡＷテンプレートパターンとが正確にマッチしている
ことを基礎とするならば、デジタルエラーによってＦＡ
Ｗがコラプションしている場合には、有効なＦＡＷを認
識できない。このような状態ではデマルチプレクサは迅
速なフレームアラインメントを達成できない。また、エ
ラー率が高くなると、デマルチプレクサについて不要な
リアラインメントをたびたび行わなければならず、受信
デジタル信号の減衰が非常に大きくなる。
【０００８】
【課題を解決する手段】本発明は、特定のエラー許容Ｆ
ＡＷ検出手順の適用により、高エラー率状態におけるデ
マルチプレクサのフレームアラインメント性能を大きく
改善することを目的とする。即ち、本発明はデータ流れ
におけるフレームアラインメントワードを検出する装置
において、データ流れを受け取るようになった記憶手段
であって、該データ流れの各ビットを該記憶手段の各位
置を介してシリアルに送る記憶手段と、テンプレートパ
ターンを発生し、該記憶手段に接続され、かつビット群
内に設定されたテンプレートパターン手段であって、各
群が、そのテンプレートパターンに対応するビット群を
確認した時に出力信号を発生するようになったテンプレ
ートパターン手段と、そして該ビット群から出力信号を
受信し、テンプレートパターンにおける総数よりも少な
いこともある特定数のグループが該テンプレートパター
ンにマッチした時にデコーダ出力信号を発生して、フレ
ームアラインメントワードを検出したことを示すデコー
ダ手段とかなるフレームアラインメントワード検出装置
を提供するものである。また、本発明はデータ流れにお
けるフレームアラインメントワードを検出する方法にお
いて、該データ流れをシリアル記憶手段の各ビット位置
を介して送る工程、テンプレートパターンとの比較によ
りビット群をチェックする工程、所定数の群が該テンプ
レートパターンにマッチした時点を決定する工程、及び
フレームアラインメントワードが検出されたことを示す
出力信号を発生する工程からなるフレームアラインメン
トワード検出方法も提供するものである。
【０００９】
【実施例】以下、本発明の実施例を添付図面について説
明する。図１はＦＡＷ検出テンプレートパターンを示す
図である。図２は既約ＦＡＷ検出テンプレートパターン
を示す図である。図３は本発明を実行する回路のブロッ
ク線図である。図４はデコーダのブロック回路図である
。
【００１０】図１について説明すると、ＦＡＷ検出テン
プレートパターンを群１〜８に分割して示してある。８
群のうち任意の７群が疑い無く検出され、エラーがない
場合に、ＦＡＷが正確に認識され、かつ有効であるとす
る。このＦＡＷ検出アルゴリズムは表１に示す、真理値
表として提示できる。
【００１１】
【表１】 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　表１　　　　　　　　　　　　　　　
　　　　　　　　　群　　　　　　　　　　　１　　２
　　３　　４　　５　　６　　７　　８　　　　ＦＡＷ
検出の有無　　　　　　　　　　　Ｍ　　Ｍ　　Ｍ　　
Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　　　　　　　ＹＥＳ　
　　　　　　　　　　Ｄ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　
Ｍ　　Ｍ　　Ｍ　　　　　　　　ＹＥＳ　　　　　　　
　　　　Ｍ　　Ｄ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　
Ｍ　　　　　　　　ＹＥＳ　　　　　　　　　　　Ｍ　
　Ｍ　　Ｄ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　　　　
　　　ＹＥＳ　　　　　　　　　　　Ｍ　　Ｍ　　Ｍ　
　Ｄ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　　　　　　　ＹＥＳ
　　　　　　　　　　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｄ　
　Ｍ　　Ｍ　　Ｍ　　　　　　　　ＹＥＳ　　　　　　
　　　　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｄ　　Ｍ　
　Ｍ　　　　　　　　ＹＥＳ　　　　　　　　　　　Ｍ
　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｄ　　Ｍ　　　　
　　　　ＹＥＳ　　　　　　　　　　　Ｍ　　Ｍ　　Ｍ
　　Ｍ　　Ｍ　　Ｍ　　Ｍ　　Ｄ　　　　　　　　ＹＥ
Ｓ　　　　　　　　　　　　　　上記以外の総ての組合
せ　　　　　　　　　　　　　　ＮＯ　　　　　　　　
Ｍ：総てのビットがマッチ、群もマッチ。 Ｄ：ひとつ以上のビットがマッチせず、群もマッチせず
。
【００１２】デマルチプレクサが既にフレームアライン
メントを達成している場合には、図２に示すように、Ｆ
ＡＷ検出テンプレートパターンは中間の４つの群、即ち
３、４、５、６に整理できる。アラインメントモードに
おけるチェック手順中、４つの群のうち任意の３群が疑
い無く認識され、かつエラーがなければ、ＦＡＷは有効
とする。この場合、群１、２、７、８の状態は考慮にい
れない。このＦＡＷアルゴリズムは表２に示す真理値表
として提示できる。
【００１３】
【表２】 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　表２　　　　　　　　　　　１　　２　
　３　　４　　５　　６　　７　　８　　　　ＦＡＷ検
出の有無　　　　　　　　　　　Ｘ　　Ｘ　　Ｍ　　Ｍ
　　Ｍ　　Ｍ　　Ｘ　　Ｘ　　　　　　　　ＹＥＳ　　
　　　　　　　　　Ｘ　　Ｘ　　Ｄ　　Ｍ　　Ｍ　　Ｍ
　　Ｘ　　Ｘ　　　　　　　　ＹＥＳ　　　　　　　　
　　　Ｘ　　Ｘ　　Ｍ　　Ｄ　　Ｍ　　Ｍ　　Ｘ　　Ｘ
　　　　　　　　ＹＥＳ　　　　　　　　　　　Ｘ　　
Ｘ　　Ｍ　　Ｍ　　Ｄ　　Ｍ　　Ｘ　　Ｘ　　　　　　
　　ＹＥＳ　　　　　　　　　　　Ｘ　　Ｘ　　Ｍ　　
Ｍ　　Ｍ　　Ｄ　　Ｘ　　Ｘ　　　　　　　　ＹＥＳ　
　　　　　　　　　　　　　　上記以外の総ての組合せ
　　　　　　　　　　　　ＮＯ　　　　　　　　　　Ｍ
：総てのビットがマッチ、群もマッチ。 Ｄ：ひとつ以上のビットがマッチせず、群もマッチせず
。 Ｘ：不適切
【００１４】本発明の特定な実行態様の概略を図３に示
す。また、そのオペレーションは次の通りである。送ら
れてきたデータをシリアルシフトレジスタ９によりビッ
ト／ビットベースでシフトする。シフトレジスター９の
内容を、８つの“ＡＮＤ”機能１０により予め設定され
たパターン、即ちテンプレートパターンと比較する。各
“ＡＮＤ”機能はテンプレートパターンの特定群のデジ
ットに関係する。送られてきたデータとテンプレートパ
ターンの対応する群がマッチしている場合には、“ＡＮ
Ｄ”機能が“ＴＲＵＥ”を示す。サーチモードでは、デ
コーダＢ１２を使用して、表１の真理値表に従って“Ａ
ＮＤ”機能の出力を評価する。ＦＡＷが検出されたなら
、デコーダＢ１２が“ＴＲＵＥ”信号を発生し、これが
フレームサーチセレクタ１３に出力される。
【００１５】アライメントモードでは、デコーダＡ１１
を使用して、表２の真理値表に従って適当な“ＡＮＤ”
機能の出力を評価する。ＦＡＷが検出されたならば、デ
コーダＡ１１が“ＴＲＵＥ”信号を発生し、これがフレ
ームサーチセレクタ１３に出力される。上記セレクタ１
３の出力はデマルチプレクサの現在の状態、即ちアライ
ンメントモードかサーチモードであるかに従って選択さ
れる。
【００１６】図４について説明すると、これは図３に示
したデコーダＡのブロック回路図である。なお、デコー
ダＢは同様なエレメントからなっているが、入力合計数
は８である。デコーダＡは入力Ａ、Ｂ、Ｃ、Ｄからなり
、それぞれは各“ＡＮＤ”ゲートに直接印加する。また
、各入力はそれぞれインバータ１４〜１７によって反転
する。入力Ａは“ＡＮＤ”ゲート１８〜２１に直接印加
し、反転入力は“ＡＮＤ”ゲート２２に印加する。入力
Ｂは“ＡＮＤ”ゲート１８〜２０及び２２に直接印加し
、反転入力“ＡＮＤ”ゲート２１に印加する。入力Ｃは
“ＡＮＤ”ゲート１８、１９、２１、２２に直接印加し
、反転入力は“ＡＮＤ”ゲート２０に入力する。入力Ｄ
は“ＡＮＤ”ゲート１８、２０〜２２に印加し、反転入
力は“ＡＮＤ”ゲート１９に印加する。“ＡＮＤ”ゲー
ト１８〜２２からの出力は“ＯＲ”ゲート２３に印加し
、このゲートは出力信号Ｑを発生する。デコーダＡの真
理値表は下記の通りである。
【００１７】
【表３】
【００１８】デコーダＢの真理値表は次の通りである。
【表４】 　　　　　　　　　　　　　　　　　　　Ａ　　Ｂ　　
Ｃ　　Ｄ　　Ｅ　　Ｆ　　Ｇ　　Ｈ　　Ｑ　　　　　　
　　　　　　　　　　　　　１　　１　　１　　１　　
１　　１　　１　　１　　１　　　　　　　　　　　　
　　　　　　　０　　１　　１　　１　　１　　１　　
１　　１　　１　　　　　　　　　　　　　　　　　　
　１　　０　　１　　１　　１　　１　　１　　１　　
１　　　　　　　　　　　　　　　　　　　１　　１　
　０　　１　　１　　１　　１　　１　　１　　　　　
　　　　　　　　　　　　　　１　　１　　１　　０　
　１　　１　　１　　１　　１　　　　　　　　　　　
　　　　　　　　１　　１　　１　　１　　０　　１　
　１　　１　　１　　　　　　　　　　　　　　　　　
　　１　　１　　１　　１　　１　　０　　１　　１　
　１　　　　　　　　　　　　　　　　　　　１　　１
　　１　　１　　１　　１　　０　　１　　１　　　　
　　　　　　　　　　　　　　　１　　１　　１　　１
　　１　　１　　１　　０　　１　　　　　　　　　　
　　　　　　　　　　　　上記以外の組合せ　　　　　
　　　　　　　　０
【００１９】上記説明は本発明の一実施例に関している
が、本発明はこれに限らない。当業者ならば、デジタル
信号にバイナリーエラがある時に必要な特定バイナリー
ビットシーケンスの認識等の場合には、別な応用が可能
であることは理解できるはずである。
【図面の簡単な説明】
【図１】図１はＦＡＷ検出テンプレートパターンを示す
図である。
【図２】図２は既約ＦＡＷ検出テンプレートパターンを
示す図である。
【図３】図３は本発明を実行する回路のブロック線図で
ある。
【図４】図４はデコーダのブロック回路図である。
【符号の説明】
９　　シフトレジスタ １０　　“ＡＮＤ”機能 Ａ１１　　デコーダ Ｂ１２　　デコーダ １３　　セレクタ １４〜１７　　インバータ １８〜２１　　“ＡＮＤ”ゲート ２３　　“ＯＲ”ゲート

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　ＡＴＤＭデータ流れを受け取り、各位
    置を介して該データ流れの各ビットをシリアルに送る複
    数のシリアル位置をもつ記憶手段９と、該記憶手段に接
    続され、かつフレームアラインメントワードに対応する
    テンプレートパターンを与えるテンプレートパターン手
    段１０とからなる時分割マルチプレクスデータ流れにお
    けるフレームアラインメントワード検出装置において、
    該テンプレートパターン手段１０を複数のビット群で設
    定し、各ビット群が全テンプレートパターンの部分に対
    応するビットの群を確認した時に出力信号を発生するよ
    うにし、デコーダ手段Ｂを該ビット群１０に接続して、
    該ビット群からの出力信号を受信し、そしてビット群総
    数よりも少ないことがある特定数のビット群が出力信号
    を発生して、該信号が関連するビット群を確認した時に
    フレームアラインメントを示すデコーダ出力信号を発生
    することを特徴とするフレームアラインメントワード検
    出装置。
  2. 【請求項２】　　フレームアラインメントワードを検出
    し、そしてフレームアラインメントを確認した後、該記
    憶手段をモニターするために使用したテンプレートパタ
    ーン群の数を少なくすることによって、該テンプレート
    パターン手段により全記憶手段９の定義された少ない部
    分をモニターすることを特徴とする請求項１に記載の装
    置。
  3. 【請求項３】　　第１・第２デコーダ回路Ａ及びＢを設
    け、そして第１デコーダ回路Ａを該記憶手段９の上記の
    より少ない部分に接続されたテンプレートビット群に接
    続すると共に、第２デコーダ回路Ｂを該テンプレートビ
    ット群の全部に接続したことを特徴とする請求項２に記
    載の装置。
  4. 【請求項４】　　第１・第２デコーダ回路Ａ、Ｂの出力
    をフレームアラインメントワードが検出されたことを示
    すセレクタ回路に接続した請求項３に記載の装置。
  5. 【請求項５】　　該セレクタ回路を“ＯＲ”ゲート１５
    に接続した第１・第２“ＡＮＤ”ゲート１３、１４で構
    成し、該第１デコーダ回路Ａの出力を第１“ＡＮＤ”ゲ
    ート１３に接続すると共に、第２デコーダ回路Ｂの出力
    を第２“ＡＮＤ”ゲート回路１４に接続したことを特徴
    とする請求項４に記載の装置。
  6. 【請求項６】　　イネイブリング信号を第１・第２“Ａ
    ＮＤ”ゲート１３、１４のそれぞれの付加的入力に接続
    するが、該イネイブリング信号を印加した第１“ＡＮＤ
    ”ゲート１３の入力が反転入力である請求項５に記載の
    装置。
  7. 【請求項７】時分割マルチプレクスデータ流れをシリア
    ル記憶手段の各ビット位置を介して送り、テンプレート
    パターンに比較してビットをチェックする工程かなる時
    分割マルチプレクスデータ流れにおけるフレームアライ
    ンメントワードを検出する方法において、該テンプレー
    トパターンを所定数のビット群に分割し、該所定数のビ
    ット群が該データ流れにおけるマッチを検出した時に、
    フレームアラインメントワードの検出を確認することを
    特徴とするフレームアラインメントワードの検出方法。
  8. 【請求項８】フレームアラインメントワードの検出を確
    認された時に、少ない数のビット群の確認出力によりフ
    レームアラインメントを再確認することを特徴とする請
    求項７に記載の方法。
JP3049058A 1990-02-23 1991-02-21 データ流れにおけるフレームアラインメントワードの検出方法及び装置 Pending JPH04216230A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9004188.0 1990-02-23
GB909004188A GB9004188D0 (en) 1990-02-23 1990-02-23 Method and apparatus for detecting a frame alignment word in a data stream

Publications (1)

Publication Number Publication Date
JPH04216230A true JPH04216230A (ja) 1992-08-06

Family

ID=10671558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3049058A Pending JPH04216230A (ja) 1990-02-23 1991-02-21 データ流れにおけるフレームアラインメントワードの検出方法及び装置

Country Status (9)

Country Link
US (1) US5204859A (ja)
EP (1) EP0443754A3 (ja)
JP (1) JPH04216230A (ja)
CN (1) CN1025267C (ja)
AU (1) AU635112B2 (ja)
CA (1) CA2036545A1 (ja)
FI (1) FI910865A7 (ja)
GB (2) GB9004188D0 (ja)
PT (1) PT96866A (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6470009B1 (en) 1990-11-22 2002-10-22 Sprint Communications Company L.P. Broadband telecommunications system interface
FR2676879B1 (fr) * 1991-05-24 1994-02-11 Telecommunicat Radioelect Teleph Dispositif de surveillance de perte de verrouillage de trame.
US5544180A (en) * 1992-06-08 1996-08-06 Qlogic Corporation Error-tolerant byte synchronization recovery scheme
SE501884C2 (sv) * 1993-10-12 1995-06-12 Ellemtel Utvecklings Ab Synkroniserande kretsarrangemang fastställer gräns mellan konsekutiva paket
KR970003024B1 (ko) * 1994-02-28 1997-03-13 한국전기통신공사 병렬처리 패턴매칭을 이용한 가변부호길이에서 고속 재동기방법
US5991301A (en) * 1994-05-05 1999-11-23 Sprint Communications Co. L.P. Broadband telecommunications system
US6023474A (en) * 1996-11-22 2000-02-08 Sprint Communications C.O.L.P. Broadband telecommunications system interface
JPH10500542A (ja) 1994-05-05 1998-01-13 スプリント コミュニケーションズ カンパニー，エル．ピー． 電気通信制御のための方法、方式（システム）、及び、装置
GB2293949B (en) * 1994-10-08 1999-05-26 Plessey Telecomm Fast serial pattern recognition
GB2302967B (en) * 1995-07-03 1998-11-11 Behavior Tech Computer Corp Switch for computer peripheral device
GB2320662B (en) * 1996-12-18 2001-06-20 Dsc Telecom Lp Apparatus and method of frame aligning information in a wireless telecommunications system
SE511389C2 (sv) * 1997-01-21 1999-09-20 Ericsson Telefon Ab L M Ramlåsning
US6741594B1 (en) * 2000-06-15 2004-05-25 Advanced Micro Devices, Inc. Arrangement for identifying data packet types from multiple protocol formats on a network switch port
US7111228B1 (en) 2002-05-07 2006-09-19 Marvell International Ltd. System and method for performing parity checks in disk storage system
US7287102B1 (en) 2003-01-31 2007-10-23 Marvell International Ltd. System and method for concatenating data
US7007114B1 (en) 2003-01-31 2006-02-28 Qlogic Corporation System and method for padding data blocks and/or removing padding from data blocks in storage controllers
US7064915B1 (en) 2003-03-10 2006-06-20 Marvell International Ltd. Method and system for collecting servo field data from programmable devices in embedded disk controllers
US7492545B1 (en) 2003-03-10 2009-02-17 Marvell International Ltd. Method and system for automatic time base adjustment for disk drive servo controllers
US7099963B2 (en) * 2003-03-10 2006-08-29 Qlogic Corporation Method and system for monitoring embedded disk controller components
US7039771B1 (en) 2003-03-10 2006-05-02 Marvell International Ltd. Method and system for supporting multiple external serial port devices using a serial port controller in embedded disk controllers
US7080188B2 (en) * 2003-03-10 2006-07-18 Marvell International Ltd. Method and system for embedded disk controllers
US7870346B2 (en) * 2003-03-10 2011-01-11 Marvell International Ltd. Servo controller interface module for embedded disk controllers
US7526691B1 (en) 2003-10-15 2009-04-28 Marvell International Ltd. System and method for using TAP controllers
US7139150B2 (en) * 2004-02-10 2006-11-21 Marvell International Ltd. Method and system for head position control in embedded disk drive controllers
US7120084B2 (en) * 2004-06-14 2006-10-10 Marvell International Ltd. Integrated memory controller
WO2006012241A2 (en) * 2004-06-24 2006-02-02 Landmark Digital Services Llc Method of characterizing the overlap of two media segments
US8166217B2 (en) * 2004-06-28 2012-04-24 Marvell International Ltd. System and method for reading and writing data using storage controllers
US7757009B2 (en) * 2004-07-19 2010-07-13 Marvell International Ltd. Storage controllers with dynamic WWN storage modules and methods for managing data and connections between a host and a storage device
US9201599B2 (en) * 2004-07-19 2015-12-01 Marvell International Ltd. System and method for transmitting data in storage controllers
US8032674B2 (en) * 2004-07-19 2011-10-04 Marvell International Ltd. System and method for controlling buffer memory overflow and underflow conditions in storage controllers
US7386661B2 (en) 2004-10-13 2008-06-10 Marvell International Ltd. Power save module for storage controllers
US7240267B2 (en) 2004-11-08 2007-07-03 Marvell International Ltd. System and method for conducting BIST operations
US7802026B2 (en) * 2004-11-15 2010-09-21 Marvell International Ltd. Method and system for processing frames in storage controllers
US7609468B2 (en) 2005-04-06 2009-10-27 Marvell International Ltd. Method and system for read gate timing control for storage controllers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1183119B (de) * 1963-10-15 1964-12-10 Telefunken Patent Verfahren zur Datenuebertragung, bei dem die Information in einzelnen Bloecken uebertragen wird, deren Anfang durch jeweils vor Blockbeginn am Empfangsort eintreffende Synchronisiersignale gekennzeichnet wird
FR2476880A1 (fr) * 1980-02-27 1981-08-28 Ibm France Procede et dispositif pour multiplexer un signal de donnees et plusieurs signaux secondaires, procede et dispositif de demultiplexage associes, et emetteur-recepteur d'interface en faisant application
US4358845A (en) * 1980-03-05 1982-11-09 Societe Anonyme de Telecommunications Company Process for the compression of signalling data or the like transmitted in a train of multiplexed PCM information
JPS6083264A (ja) * 1983-10-14 1985-05-11 Nippon Gakki Seizo Kk フレ−ム同期したカウンタ回路
JPS6251849A (ja) * 1985-08-30 1987-03-06 Mitsubishi Electric Corp Ｐｃｍ通信用後方動作型フレ−ム同期回路
JPH0728280B2 (ja) * 1986-10-17 1995-03-29 富士通株式会社 多重マルチフレ−ム同期検出回路
JPS63236432A (ja) * 1987-03-25 1988-10-03 Fujitsu Ltd Ｂｓｉ化ビツトインタリ−ブ多重方式
US4835768A (en) * 1988-04-14 1989-05-30 Bell Communications Research, Inc. High speed digital signal framer-demultiplexer
FR2631762B1 (fr) * 1988-05-18 1991-02-15 Cit Alcatel Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames
US4979169A (en) * 1989-02-14 1990-12-18 Data General Corporation Method and apparatus for performing format conversion between bit streams

Also Published As

Publication number Publication date
FI910865A7 (fi) 1991-08-24
GB2241413B (en) 1994-10-05
AU635112B2 (en) 1993-03-11
CN1025267C (zh) 1994-06-29
GB2241413A (en) 1991-08-28
CA2036545A1 (en) 1991-08-24
EP0443754A2 (en) 1991-08-28
GB9102844D0 (en) 1991-03-27
FI910865A0 (fi) 1991-02-22
US5204859A (en) 1993-04-20
EP0443754A3 (en) 1992-04-01
CN1054344A (zh) 1991-09-04
GB9004188D0 (en) 1990-04-18
PT96866A (pt) 1993-01-29
AU7124091A (en) 1991-08-29

Similar Documents

Publication Publication Date Title
JPH04216230A (ja) データ流れにおけるフレームアラインメントワードの検出方法及び装置
US4506372A (en) Method and apparatus for recognizing in a receiver the start of a telegram signal consisting of a bit impulse sequence
US6212660B1 (en) Methods and apparatuses for identification of the position of data packets which are located in a serial received data stream
US3978449A (en) Method and apparatus for in-band signalling in data transmission
US4344180A (en) Redundant word frame synchronization circuit
US4447903A (en) Forward error correction using coding and redundant transmission
US5355412A (en) Identifying secret data messages in a one-direction multipoint network
US3398400A (en) Method and arrangement for transmitting and receiving data without errors
US5222141A (en) Apparatus and method for encoding data
US4667327A (en) Error corrector for a linear feedback shift register sequence
US5241549A (en) Data communications system
EP0039150A2 (en) Methods of and apparatuses for processing binary data
CA2130551A1 (en) Method for determining the number of defective digital bits (defective bit number) transmitted over a data-transmission path to be tested, and device for the carring out of the method
JPS58131767A (ja) デジタル情報信号の伝送・受信装置
US5608735A (en) Logical transform operator-based method and apparatus for extracting framing pattern from serial digital bit stream
US5062111A (en) Error check code generating device and transmission error detecting device
US5278906A (en) System for encoding data presented with a first coding device and for decoding encoded data with a second coding device, and coding device for use in the system
US4109856A (en) Method for transmitting binary signals
US6414957B1 (en) Parallel processor for use in distributed sample scrambler
EP0740435A2 (en) Alignment of parity bits to eliminate errors in switching from an active to a standby processing circuit
US4530094A (en) Coding for odd error multiplication in digital systems with differential coding
JPS6253040A (ja) 復号回路
US7424075B2 (en) Pseudorandom data pattern verifier with automatic synchronization
US4852097A (en) Method for forming data block protection information for serial data bit sequences by means of cyclical binary codes
KR20020033227A (ko) 데이터 통신을 위한 병렬 중복순환 검사회로