JPH01160377A - インバータの制御回路 - Google Patents
インバータの制御回路Info
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- JPH01160377A JPH01160377A JP62316693A JP31669387A JPH01160377A JP H01160377 A JPH01160377 A JP H01160377A JP 62316693 A JP62316693 A JP 62316693A JP 31669387 A JP31669387 A JP 31669387A JP H01160377 A JPH01160377 A JP H01160377A
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- Japan
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- inverter
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Links
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- 230000008054 signal transmission Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000010363 phase shift Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野１ 、
本発明は、フルプリツノ型のインバータの制御回路に関
するものである。
するものである。
［背景技術］
従来、この種のインバータとしては第３図に示すものが
ある。このインバータはＮチャンネル間Ｏ３ＦＥＴ（以
下単にＦＥＴと呼ぶ）をスイッチング素子としで用いた
所謂フルプリツノ型のインバータであり、直流電源Ｖｉ
ｎにＦＥＴＱ、−Ｑ２及びＦ Ｅ Ｔ Ｑ ３＊ Ｑ
４の直列回路を並列に接続すると共に、夫々のＦ Ｅ
Ｔ Ｑ ｌｅ Ｑ ２の接続点とＦＥＴＱ３゜Ｑ４の接
続点との間にモータなどの負荷りを接続し、Ｆ Ｅ Ｔ
Ｑ １ｔ Ｑ ４及びＦ Ｅ Ｔ Ｑ ２．Ｑ ｉを
組みにして夫々の組みになったＦ Ｅ Ｔ Ｑ ＋ 、
Ｑ ４及びＦＥＴＱ２．Ｑ３を組み毎に交互にオンオフ
させて、負荷りに図中矢印４１口にて゛示す交流電流を
流すようにしたものである。なお、上記ＦＥＴＱＩ〜Ｑ
、は制御回路１出力に基づいてスイッチングされる。
ある。このインバータはＮチャンネル間Ｏ３ＦＥＴ（以
下単にＦＥＴと呼ぶ）をスイッチング素子としで用いた
所謂フルプリツノ型のインバータであり、直流電源Ｖｉ
ｎにＦＥＴＱ、−Ｑ２及びＦ Ｅ Ｔ Ｑ ３＊ Ｑ
４の直列回路を並列に接続すると共に、夫々のＦ Ｅ
Ｔ Ｑ ｌｅ Ｑ ２の接続点とＦＥＴＱ３゜Ｑ４の接
続点との間にモータなどの負荷りを接続し、Ｆ Ｅ Ｔ
Ｑ １ｔ Ｑ ４及びＦ Ｅ Ｔ Ｑ ２．Ｑ ｉを
組みにして夫々の組みになったＦ Ｅ Ｔ Ｑ ＋ 、
Ｑ ４及びＦＥＴＱ２．Ｑ３を組み毎に交互にオンオフ
させて、負荷りに図中矢印４１口にて゛示す交流電流を
流すようにしたものである。なお、上記ＦＥＴＱＩ〜Ｑ
、は制御回路１出力に基づいてスイッチングされる。
この制御回路１は、互いに位相が反転した相反するロジ
ック信号である制御信号ｖ＋ｔｖｚによって上述のよう
にＦ Ｅ Ｔ Ｑ ＋〜Ｑ、を交互にオンオフ制御する
ようになっており、この従来回路では夫々のＦ Ｅ Ｔ
Ｑ ＋〜Ｑ、毎にスイッチング制御する構成となって
いる。なお、制御回路１１，１４に制御信号Ｖ、が入力
されると共に、制御回路１□、１．に制御信号ｖ２が入
力されている。また、夫々の制御信号Ｖｌｔｖ２はホト
カブラＰＣＩＩ−ＰＣＩ４を介して制御回路１１〜１．
に夫々入力されており、このホトカプラＰＣ目〜ＰＣｌ
４で基準レベルの異なる上下のＦＥＴ Ｑ ５．Ｑ ２
あるいはＦ Ｅ Ｔ Ｑ ３−Ｑ ４の両者を同一信号
で制御できるようにしである。
ック信号である制御信号ｖ＋ｔｖｚによって上述のよう
にＦ Ｅ Ｔ Ｑ ＋〜Ｑ、を交互にオンオフ制御する
ようになっており、この従来回路では夫々のＦ Ｅ Ｔ
Ｑ ＋〜Ｑ、毎にスイッチング制御する構成となって
いる。なお、制御回路１１，１４に制御信号Ｖ、が入力
されると共に、制御回路１□、１．に制御信号ｖ２が入
力されている。また、夫々の制御信号Ｖｌｔｖ２はホト
カブラＰＣＩＩ−ＰＣＩ４を介して制御回路１１〜１．
に夫々入力されており、このホトカプラＰＣ目〜ＰＣｌ
４で基準レベルの異なる上下のＦＥＴ Ｑ ５．Ｑ ２
あるいはＦ Ｅ Ｔ Ｑ ３−Ｑ ４の両者を同一信号
で制御できるようにしである。
ところで、この種のインバータでは、夫々の組みになっ
たＦＥＴＱｌ−Ｃ４及びＦＥＴＱｚ、Ｑｓを組み毎に交
互にオンオフさせて動作させているが、直列接続された
Ｆ Ｅ Ｔ Ｑ ＋ ＊ Ｑ ２あるいはＦＥＴＱ、。
たＦＥＴＱｌ−Ｃ４及びＦＥＴＱｚ、Ｑｓを組み毎に交
互にオンオフさせて動作させているが、直列接続された
Ｆ Ｅ Ｔ Ｑ ＋ ＊ Ｑ ２あるいはＦＥＴＱ、。
Ｑ、が同時にオンすると、直流電源Ｖｉｎを短絡して大
電流がＦ Ｅ Ｔ Ｑ ０．Ｑ ２あるいはＦＥＴＱ３
−Ｃ４に流れ、これらＦＥＴＱ、〜Ｑ、を破壊してしま
う。
電流がＦ Ｅ Ｔ Ｑ ０．Ｑ ２あるいはＦＥＴＱ３
−Ｃ４に流れ、これらＦＥＴＱ、〜Ｑ、を破壊してしま
う。
そこで、これを防止するために制御信号ＶｌｊＶ２のい
ずれもローレベルとなるデッドタイムを設けである。
ずれもローレベルとなるデッドタイムを設けである。
このため第３図回路ではタイマ回路Ｔ、、Ｔ２、遅延回
路０１ノア″デー）ＮＯＲ及１アンドゲートＡＮＤを用
いてブラタイムを設けである。第４図がその具体回路で
あり、タイマ回路Ｔ 、、Ｔ ２はタイマＩＣ（例えば
７４ＬＳＩ２３を用いる）で構成され、タイマ回路Ｔ１
は第５図（、ｌ）に示すマイフンなどから入力信号ｖ０
が入力されると、この入力信号ｖ０の立ち下がりから抵
抗Ｒ１及びコンデンＣ３の時定数で決まる時間ｔ２だけ
出力がハイレベルとなり（第５図（ｄ））、またタイマ
回路Ｔ２は入力信号ｖ０の立ち上がりから抵抗Ｒ２及び
コンデンサＣ２の時定数で決まる時間ｔ３だけ出力がロ
ーレベルとなる（第５図（ｅ））。遅延回路りはＨＳ図
（ｅ）に示すように抵抗Ｒ５及びコンデンサＣ５の時定
数で決まる時間１．だけ入力信号ｖ０を遅延させるもの
である。なお、第５図（ｂ）は遅延回路りのコンデンサ
Ｃ１の電圧波形を示し、図中のＶＴ）Ｉは出力側のイン
バータバッフ７のしきい値を示す、従って、タイマ回路
Ｔ１及び遅延回路りの出力のノアをノアデートＮＯＲで
とって、第５図（ｆ）に示す制御信号Ｖ、が作成され、
またタイマ回路Ｔ２と遅延回路りの出力のアンドをアン
ドデー） ＡＮＤでとって、第５図（ｇ）に示す制御信
号ｖ２が作成され、両制御信号Ｖｌｅｖ２が共にローレ
ベルとなるデッドタイムｔｄが設けらていた。
路０１ノア″デー）ＮＯＲ及１アンドゲートＡＮＤを用
いてブラタイムを設けである。第４図がその具体回路で
あり、タイマ回路Ｔ 、、Ｔ ２はタイマＩＣ（例えば
７４ＬＳＩ２３を用いる）で構成され、タイマ回路Ｔ１
は第５図（、ｌ）に示すマイフンなどから入力信号ｖ０
が入力されると、この入力信号ｖ０の立ち下がりから抵
抗Ｒ１及びコンデンＣ３の時定数で決まる時間ｔ２だけ
出力がハイレベルとなり（第５図（ｄ））、またタイマ
回路Ｔ２は入力信号ｖ０の立ち上がりから抵抗Ｒ２及び
コンデンサＣ２の時定数で決まる時間ｔ３だけ出力がロ
ーレベルとなる（第５図（ｅ））。遅延回路りはＨＳ図
（ｅ）に示すように抵抗Ｒ５及びコンデンサＣ５の時定
数で決まる時間１．だけ入力信号ｖ０を遅延させるもの
である。なお、第５図（ｂ）は遅延回路りのコンデンサ
Ｃ１の電圧波形を示し、図中のＶＴ）Ｉは出力側のイン
バータバッフ７のしきい値を示す、従って、タイマ回路
Ｔ１及び遅延回路りの出力のノアをノアデートＮＯＲで
とって、第５図（ｆ）に示す制御信号Ｖ、が作成され、
またタイマ回路Ｔ２と遅延回路りの出力のアンドをアン
ドデー） ＡＮＤでとって、第５図（ｇ）に示す制御信
号ｖ２が作成され、両制御信号Ｖｌｅｖ２が共にローレ
ベルとなるデッドタイムｔｄが設けらていた。
しかし、この従来のデッドタイムｔｄを設ける回路では
部品魚数が多く、特にワンチップＩＣ化するきに顕著な
問題となる。また、タイマ回路ＴＩ。
部品魚数が多く、特にワンチップＩＣ化するきに顕著な
問題となる。また、タイマ回路ＴＩ。
Ｔ２及び遅延回路りの３種類の時間設定を相互関係をと
りながら調節する必要があって調節が難しく、しかもホ
トカプラＰＣ８〜ＰＣｌ４等の電気絶縁型信号伝達素子
による信号伝達の遅れやばらつきにより、制御信号Ｖｌ
ｔＶ２のタイミングがずれて、上述したＦ Ｅ Ｔ Ｑ
＋ ｔ Ｑ ２あるいはＦＥＴＱコ、Ｃ４の同時オン
の危険性があった。
りながら調節する必要があって調節が難しく、しかもホ
トカプラＰＣ８〜ＰＣｌ４等の電気絶縁型信号伝達素子
による信号伝達の遅れやばらつきにより、制御信号Ｖｌ
ｔＶ２のタイミングがずれて、上述したＦ Ｅ Ｔ Ｑ
＋ ｔ Ｑ ２あるいはＦＥＴＱコ、Ｃ４の同時オン
の危険性があった。
［発明の目的１
本発明は上述の点に鑑みて為されたものであり、その目
的とするところは、回路構成を簡素化し、しかも直流電
源に直列に接続されたスイッチング素子が同時にオンす
ることがないインバータの制御回路を提供することにあ
る。
的とするところは、回路構成を簡素化し、しかも直流電
源に直列に接続されたスイッチング素子が同時にオンす
ることがないインバータの制御回路を提供することにあ
る。
［発明の開示］
（構成）
本発明は、直流電源に２個のスイッチング素子を直列接
続した直列回路を２回路並列に接続し、夫々の直列回路
のスイッチング素子の接続点間に負荷を接続し、夫々対
角位置のスイッチング素子を組みにして夫々の組みにな
ったスイッチング素子を組み毎に交互にオンオフさせて
負荷に交流電流を流すフルプリツノ型のインバータにお
いて、周期的にハイレベルとローレベルに反転する入力
信号が入力される入力端子に、入力を反転させて出力し
信号伝送が所定時間遅延する複数個のインバータバッフ
ァを縦続接続し、一方の対角位置のスイッチング素子を
複数個のインバータバッファで反転した出力で入力信号
と同移相の第１の出力で導通制御すると共に、他方の対
角位置のスイッチング素子を複数個のインバータバッフ
７で反転した出力で入力信号と逆移相の第２の出力で導
通１１＃Ｌ、たものであり、複数個のインバータバッフ
Ｔの信号伝送の遅延時間を用いてデッドタイムを設ける
ようにしたものである。
続した直列回路を２回路並列に接続し、夫々の直列回路
のスイッチング素子の接続点間に負荷を接続し、夫々対
角位置のスイッチング素子を組みにして夫々の組みにな
ったスイッチング素子を組み毎に交互にオンオフさせて
負荷に交流電流を流すフルプリツノ型のインバータにお
いて、周期的にハイレベルとローレベルに反転する入力
信号が入力される入力端子に、入力を反転させて出力し
信号伝送が所定時間遅延する複数個のインバータバッフ
ァを縦続接続し、一方の対角位置のスイッチング素子を
複数個のインバータバッファで反転した出力で入力信号
と同移相の第１の出力で導通制御すると共に、他方の対
角位置のスイッチング素子を複数個のインバータバッフ
７で反転した出力で入力信号と逆移相の第２の出力で導
通１１＃Ｌ、たものであり、複数個のインバータバッフ
Ｔの信号伝送の遅延時間を用いてデッドタイムを設ける
ようにしたものである。
（実施例）
第１図及び第２図に本発明の一実施例を示す。
本実施例は、制御回路１に入力される制御信号Ｖｌｔｖ
２が共にローレベルとなるデッドタイムを、複数個の直
列接続されたインバータバッフ ｒ Ｉ ＋〜Ｉ７．７
ンドデートＡ Ｎ Ｄ ＋ −Ａ Ｎ Ｄ ２で設ける
ようにしたものである。インバータバッフ７ Ｉｔ〜■
、は第２図（８月こ示す入力信号Ｖ。が入力される入力
端子ＰｉｎにｌＩＭｔ接続され、夫々のインバータパフ
７ア１１〜Ｉｓにより前段の信号を反転して行く。なお
、夫々のインバータバッファ１１〜Ｉ、の信号伝送には
時間計〇の遅れがある。そして、直流電源Ｖｉｎの正＆
側のＦＥＴＱＩＩＱ３の制御回路１１１１３には夫々イ
ンバータバッファＩ ２１ Ｉ ３出力がトラジスタＱ
、、Ｑ、を介して供給されいる。また、ＦＥＴＱ２の制
御回路１２には入力信号ｖ０とインバータバッファＩ、
出力とのアンドを７ンドデートＡ Ｎ Ｄ ＋でとって
供給すると共に、ＦＥＴＱ４の制御回路１゜にはインバ
ータバッフｒＩ＋＊Ｉｓ出力の７ンドをアンドデー）
ＡＮＤ、でとって供給するようにしである。
２が共にローレベルとなるデッドタイムを、複数個の直
列接続されたインバータバッフ ｒ Ｉ ＋〜Ｉ７．７
ンドデートＡ Ｎ Ｄ ＋ −Ａ Ｎ Ｄ ２で設ける
ようにしたものである。インバータバッフ７ Ｉｔ〜■
、は第２図（８月こ示す入力信号Ｖ。が入力される入力
端子ＰｉｎにｌＩＭｔ接続され、夫々のインバータパフ
７ア１１〜Ｉｓにより前段の信号を反転して行く。なお
、夫々のインバータバッファ１１〜Ｉ、の信号伝送には
時間計〇の遅れがある。そして、直流電源Ｖｉｎの正＆
側のＦＥＴＱＩＩＱ３の制御回路１１１１３には夫々イ
ンバータバッファＩ ２１ Ｉ ３出力がトラジスタＱ
、、Ｑ、を介して供給されいる。また、ＦＥＴＱ２の制
御回路１２には入力信号ｖ０とインバータバッファＩ、
出力とのアンドを７ンドデートＡ Ｎ Ｄ ＋でとって
供給すると共に、ＦＥＴＱ４の制御回路１゜にはインバ
ータバッフｒＩ＋＊Ｉｓ出力の７ンドをアンドデー）
ＡＮＤ、でとって供給するようにしである。
第５図（ａ）に示す入力信号ｖ０を夫々のインバータバ
ッファＩ、〜■５にて反転すると、夫々のインバータバ
ッファ１１〜Ｉ、の出力は第２図（１））〜（ｆ）に示
すようになり、夫々のインバータバッファＩ、〜■５の
立ち上がりあるいは立ち下がりは図中の遅延時ｆｌｌｌ
ｔｏずつずれて行く、制御回路１．には第２図（ｇ）に
示すインバータバッフ ｙ Ｉ ２出力をトランジスタ
Ｑ５で反転した出力が入力され、また制御回路１３には
第２図（１１）に示すインバータバッフＴＩ、出力をト
ランジスタＱ＠で反転した出力が入力される。また、制
御回路１２には入力信号ｖ６とインバータバッファＩ４
とのアンドをアンドデートＡＮＤ、にてとった第２図（
ｉ）にて示す出力が入力され、制御回路１．にはインバ
ータバッファＩｌｌ■、出力のアンドをアンドデー）Ａ
ＮＤ２にてとった第２図（ｊ）にて示す出力が入力され
ることになる。つまり、上述の構成では直流電源Ｖｉｎ
の負極側のＦＥＴＱｚ−Ｑ＜のオンする時間が遅（且つ
短くなっているので、このＦＥＴＱｚ−Ｑ−のオン期間
に第２図（ｋ）に示す交流の負荷電流ＩＬが負荷りに流
れることになり、電流の切り換え時に一定時間電流が流
れないデッドタイムｔｄが設けられる。
ッファＩ、〜■５にて反転すると、夫々のインバータバ
ッファ１１〜Ｉ、の出力は第２図（１））〜（ｆ）に示
すようになり、夫々のインバータバッファＩ、〜■５の
立ち上がりあるいは立ち下がりは図中の遅延時ｆｌｌｌ
ｔｏずつずれて行く、制御回路１．には第２図（ｇ）に
示すインバータバッフ ｙ Ｉ ２出力をトランジスタ
Ｑ５で反転した出力が入力され、また制御回路１３には
第２図（１１）に示すインバータバッフＴＩ、出力をト
ランジスタＱ＠で反転した出力が入力される。また、制
御回路１２には入力信号ｖ６とインバータバッファＩ４
とのアンドをアンドデートＡＮＤ、にてとった第２図（
ｉ）にて示す出力が入力され、制御回路１．にはインバ
ータバッファＩｌｌ■、出力のアンドをアンドデー）Ａ
ＮＤ２にてとった第２図（ｊ）にて示す出力が入力され
ることになる。つまり、上述の構成では直流電源Ｖｉｎ
の負極側のＦＥＴＱｚ−Ｑ＜のオンする時間が遅（且つ
短くなっているので、このＦＥＴＱｚ−Ｑ−のオン期間
に第２図（ｋ）に示す交流の負荷電流ＩＬが負荷りに流
れることになり、電流の切り換え時に一定時間電流が流
れないデッドタイムｔｄが設けられる。
このように本実施例ではインバータバッファ１１〜Ｉ、
の信号伝送の遅延時間上〇を用いてデッドタイムｔｄを
設けるようにしであるので、従来例のようにタイマ回路
及び遅延回路を用いた場合のように時定数を設定するた
めの抵抗やコンデンサを必要とせず、部品点数が少なく
、しかもタイマ回路や遅延回路などのように相互関係を
取りながら時間設定を行うという必要もなく、−デッド
タイムｔｄの設定が容易となる。しかも、ワンチップＩ
Ｃ化したときには上記インパークバッフ ７ Ｉ ＋〜
Ｉｓの信号伝送の遅延時間ｔゆけ揃うので、さらに正確
な時間にデッドタイムｔｄを設定することができる。
の信号伝送の遅延時間上〇を用いてデッドタイムｔｄを
設けるようにしであるので、従来例のようにタイマ回路
及び遅延回路を用いた場合のように時定数を設定するた
めの抵抗やコンデンサを必要とせず、部品点数が少なく
、しかもタイマ回路や遅延回路などのように相互関係を
取りながら時間設定を行うという必要もなく、−デッド
タイムｔｄの設定が容易となる。しかも、ワンチップＩ
Ｃ化したときには上記インパークバッフ ７ Ｉ ＋〜
Ｉｓの信号伝送の遅延時間ｔゆけ揃うので、さらに正確
な時間にデッドタイムｔｄを設定することができる。
また、トランジスタＱｓ、Ｑ、を介して制御回路１．。
１３に制御信号を入力しているので、インバータの直流
電源Ｖｉｎに直列接続されたＦＥＴＱＩ＝Ｑ２及（／Ｆ
ＥＴＱ３．Ｑ、を同一基準レベルで取り扱うことができ
、ホトカブラＰ Ｃ＋ ＋〜ｐｃ、、による絶縁が不要
となる。なお、耐ノイズ性という点で絶縁を必要とする
場合には、入力端子Ｐｉｎの箇所にホトカブ２を設けれ
ば、本発明の動作に支障なく、前段のマイフンなどの信
号と制御回路１１〜１４との絶縁が可能となる。
電源Ｖｉｎに直列接続されたＦＥＴＱＩ＝Ｑ２及（／Ｆ
ＥＴＱ３．Ｑ、を同一基準レベルで取り扱うことができ
、ホトカブラＰ Ｃ＋ ＋〜ｐｃ、、による絶縁が不要
となる。なお、耐ノイズ性という点で絶縁を必要とする
場合には、入力端子Ｐｉｎの箇所にホトカブ２を設けれ
ば、本発明の動作に支障なく、前段のマイフンなどの信
号と制御回路１１〜１４との絶縁が可能となる。
［発明の効果１
本発明は上述のように、周期的にハイレベルとローレベ
ルに反転する入力信号が入力される入力端子に、入力を
反転させて出力し信号伝送が所定時間遅延する複数個の
インバータバッフ７を縦続接続し、一方の対角位置のス
イッチング素子を複数個のインバータバッファで反転し
た出力で入力信号と同移相の第１の出力で導通制御する
と共に、他方の対角位置のスイッチング素子を複数個の
インバータバッフＴで反転した出力で入力信号と逆移相
の第２の出力で導通制御しであるので、多くの抵抗及び
コンデンサを用いることな（、複数個のインバータバッ
ファの信号伝送の遅延時間だけでデッドタイムを設ける
ことができ、従って部品点数を削減でき、しかもタイマ
回路や遅延回路を用いた場合のように相互関係を取りな
がら時間設定を行うという必要もないため、デッドタイ
ムの設定が容易に行える。
ルに反転する入力信号が入力される入力端子に、入力を
反転させて出力し信号伝送が所定時間遅延する複数個の
インバータバッフ７を縦続接続し、一方の対角位置のス
イッチング素子を複数個のインバータバッファで反転し
た出力で入力信号と同移相の第１の出力で導通制御する
と共に、他方の対角位置のスイッチング素子を複数個の
インバータバッフＴで反転した出力で入力信号と逆移相
の第２の出力で導通制御しであるので、多くの抵抗及び
コンデンサを用いることな（、複数個のインバータバッ
ファの信号伝送の遅延時間だけでデッドタイムを設ける
ことができ、従って部品点数を削減でき、しかもタイマ
回路や遅延回路を用いた場合のように相互関係を取りな
がら時間設定を行うという必要もないため、デッドタイ
ムの設定が容易に行える。
第１図は本発明の一実施例の回路図、第２図は同上の動
作説明図、第３図は従来例の回路図、第４図は同上の要
部具体回路図、＃ＩＪｓ図は同上の動作説明図である。 Ｑ、〜Ｑ４はＦＥＴ、Ｉｔ〜■、はインバータバフ７ア
、ｖｏは入力信号、ｖｌ ｊＶ２は制御信号、Ｖｉｎは
直流電源、Ｌは負荷である。 代理人 弁理士 石 １）長 七 手続補正性（自発） １．事件の表示 昭和６２年特許１ｉ第３１６６９３号 ２、発明の名称 インバータの制御回路 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 三好俊夫 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ６、補正により増加する発明の数 なし７、補正の対象 ［１］ 本願明細書ＰＪ４頁第６行の「ブラタイム］を
「デッドタイム」と訂正する。 ［２］ 同上第４頁第１１行の「コンデン」を「コン
デンサ」と訂正する。 ［３］ 同上第５頁第７行乃至第８行の［設けらてい
た。Ｊを「設けられていた。」と訂正する。 ［４］ 同上第７頁第１９行の「トラジスタ１を［ト
ラン７スタ］と訂正する。 ［５１同上第７頁第２０行目の［供給されいる。−１を
［供給されている。１と訂正する。 代理人 弁理士 石 １）艮 七
作説明図、第３図は従来例の回路図、第４図は同上の要
部具体回路図、＃ＩＪｓ図は同上の動作説明図である。 Ｑ、〜Ｑ４はＦＥＴ、Ｉｔ〜■、はインバータバフ７ア
、ｖｏは入力信号、ｖｌ ｊＶ２は制御信号、Ｖｉｎは
直流電源、Ｌは負荷である。 代理人 弁理士 石 １）長 七 手続補正性（自発） １．事件の表示 昭和６２年特許１ｉ第３１６６９３号 ２、発明の名称 インバータの制御回路 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 三好俊夫 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ６、補正により増加する発明の数 なし７、補正の対象 ［１］ 本願明細書ＰＪ４頁第６行の「ブラタイム］を
「デッドタイム」と訂正する。 ［２］ 同上第４頁第１１行の「コンデン」を「コン
デンサ」と訂正する。 ［３］ 同上第５頁第７行乃至第８行の［設けらてい
た。Ｊを「設けられていた。」と訂正する。 ［４］ 同上第７頁第１９行の「トラジスタ１を［ト
ラン７スタ］と訂正する。 ［５１同上第７頁第２０行目の［供給されいる。−１を
［供給されている。１と訂正する。 代理人 弁理士 石 １）艮 七
Claims (1)
- （１）直流電源に２個のスイッチング素子を直列接続し
た直列回路を２回路並列に接続し、夫々の直列回路のス
イッチング素子の接続点間に負荷を接続し、夫々対角位
置のスイッチング素子を組みにして夫々の組みになった
スイッチング素子を組み毎に交互にオンオフさせて負荷
に交流電流を流すフルブリッジ型のインバータにおいて
、周期的にハイレベルとローレベルに反転する入力信号
が入力される入力端子に、入力を反転させて出力し信号
伝送が所定時間遅延する複数個のインバータバッファを
縦続接続し、一方の対角位置のスイッチング素子を複数
個のインバータバッファで反転した出力で入力信号と同
移相の第１の出力で導通制御すると共に、他方の対角位
置のスイッチング素子を複数個のインバータバッファで
反転した出力で入力信号と逆移相の第２の出力で導通制
御して成ることを特徴とするインバータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316693A JPH01160377A (ja) | 1987-12-15 | 1987-12-15 | インバータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316693A JPH01160377A (ja) | 1987-12-15 | 1987-12-15 | インバータの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160377A true JPH01160377A (ja) | 1989-06-23 |
Family
ID=18079849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62316693A Pending JPH01160377A (ja) | 1987-12-15 | 1987-12-15 | インバータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768288B2 (en) | 2006-10-12 | 2010-08-03 | Giga-Byte Technology Co., Ltd. | Detection device |
-
1987
- 1987-12-15 JP JP62316693A patent/JPH01160377A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768288B2 (en) | 2006-10-12 | 2010-08-03 | Giga-Byte Technology Co., Ltd. | Detection device |
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