JPH01161554A - アドレス変換バッファ制御方式 - Google Patents
アドレス変換バッファ制御方式Info
- Publication number
- JPH01161554A JPH01161554A JP62319020A JP31902087A JPH01161554A JP H01161554 A JPH01161554 A JP H01161554A JP 62319020 A JP62319020 A JP 62319020A JP 31902087 A JP31902087 A JP 31902087A JP H01161554 A JPH01161554 A JP H01161554A
- Authority
- JP
- Japan
- Prior art keywords
- address
- tlb
- logical
- register
- tlbs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 230000001934 delay Effects 0.000 abstract 2
- 101100407060 Caenorhabditis elegans par-6 gene Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アドレス変換バッファ（以下、ＴＬＢと略す
る）に関し、特に、ＴＬＢからの実アドレスを決定する
為のＴＬＢ制御方式に関する。
る）に関し、特に、ＴＬＢからの実アドレスを決定する
為のＴＬＢ制御方式に関する。
［従来の技術］
従来、ＴＬＢを複数個有する場合、複数個のＴＬＢから
求められたアドレス変換対の中がら唯一のアドレス変換
対を求めるための選択回路が必要となる。従って、唯一
のアドレス変換対がとのＴＬ［ｌに存在するかを判定し
て、唯一のアドレス変換対が存在するＴＬＢがら変換さ
れた実アドレスを得ていた。
求められたアドレス変換対の中がら唯一のアドレス変換
対を求めるための選択回路が必要となる。従って、唯一
のアドレス変換対がとのＴＬ［ｌに存在するかを判定し
て、唯一のアドレス変換対が存在するＴＬＢがら変換さ
れた実アドレスを得ていた。
［発明が解決しようとする問題点］
上述じな従来のＴＬＢでは、唯一のアドレス変換対がど
のＴＬＢに存在するかを判定してがら、唯一のアドレス
変換対が存在するＴＬＢの実アドレスを選択して、キャ
ッシュを索引するため、実アドレスを得るまでのゲート
遅延が大きくなり、システムのマシンサイクルを小さく
できないという欠点があった。
のＴＬＢに存在するかを判定してがら、唯一のアドレス
変換対が存在するＴＬＢの実アドレスを選択して、キャ
ッシュを索引するため、実アドレスを得るまでのゲート
遅延が大きくなり、システムのマシンサイクルを小さく
できないという欠点があった。
［問題点を解決するための手段］
本発明によるアドレス変換バッファ制御方式は、論理ア
ドレスによる索引が順序づけされた第１乃至第Ｎのアド
レス変換バッファを持ち、前記第１乃至第Ｎのアドレス
変換バッファの各々は、論理アドレスと実アドレスのア
ドレス変換対を複数個保持し、アト、レス変換対が存在
するまで、前記ｌのアドレス変換バッファから前記第Ｎ
のアドレス変換バッファへ索引順序に従って連続索引し
、アドレス変換対が存在するアドレス変換バッファから
実アドレスを得ることを特徴とする。
ドレスによる索引が順序づけされた第１乃至第Ｎのアド
レス変換バッファを持ち、前記第１乃至第Ｎのアドレス
変換バッファの各々は、論理アドレスと実アドレスのア
ドレス変換対を複数個保持し、アト、レス変換対が存在
するまで、前記ｌのアドレス変換バッファから前記第Ｎ
のアドレス変換バッファへ索引順序に従って連続索引し
、アドレス変換対が存在するアドレス変換バッファから
実アドレスを得ることを特徴とする。
［実施例］
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
第１図において、１は要求元からのリクエストアドレス
を受ける論理アドレスレジスタ（以下、ＬＡＲと略する
）、２〜５は論理アドレスから実アドレスへのアドレス
変換バッファ（以下、ＴＬＢと略する）、６はアドレス
変換後の実アドレスを受ける実ア、ドレスレジスタ（以
下、ＰＡＲと略する）、７〜１０はそれぞれＴＬＢ２〜
５への書込みデータレジスタ（以下、ＴＢＷと略する）
、１１はＴＬＢ２〜５の出力を選択する選択回路（以下
、ＳＥＬと略する）、１２はＬＡＲＩと５ＥＬ１１の出
力を比較する比較器（以下、ＣＭＰと略する）、１３．
１４はデータアレイ（以下、ＤＡと略する）、１５．１
６はそれぞれＤＡ１３．１４のディレクトリであるアド
レスアレイ（以下、ＡＡと略する）、１７．１８はそれ
ぞれＡＡ１５．１６とＰＡＲ６の出力を比較する比較器
（以下、ＣＭＰと略する）、１９はデータアレイの読出
しレジスタ（以下、ＤＡＲと略する）である。
を受ける論理アドレスレジスタ（以下、ＬＡＲと略する
）、２〜５は論理アドレスから実アドレスへのアドレス
変換バッファ（以下、ＴＬＢと略する）、６はアドレス
変換後の実アドレスを受ける実ア、ドレスレジスタ（以
下、ＰＡＲと略する）、７〜１０はそれぞれＴＬＢ２〜
５への書込みデータレジスタ（以下、ＴＢＷと略する）
、１１はＴＬＢ２〜５の出力を選択する選択回路（以下
、ＳＥＬと略する）、１２はＬＡＲＩと５ＥＬ１１の出
力を比較する比較器（以下、ＣＭＰと略する）、１３．
１４はデータアレイ（以下、ＤＡと略する）、１５．１
６はそれぞれＤＡ１３．１４のディレクトリであるアド
レスアレイ（以下、ＡＡと略する）、１７．１８はそれ
ぞれＡＡ１５．１６とＰＡＲ６の出力を比較する比較器
（以下、ＣＭＰと略する）、１９はデータアレイの読出
しレジスタ（以下、ＤＡＲと略する）である。
ＴＬＢ制御回路２０及びキャッシュ制御回路２１は、そ
れぞれＴＬＢ及びキャッシュの制御回路である。
れぞれＴＬＢ及びキャッシュの制御回路である。
又、２２はＣＭＰ１７．１８の比較結果によって、ＤＡ
１３．１４の出力を選択する選択回路（以下、ＳＥＬと
略する）である。
１３．１４の出力を選択する選択回路（以下、ＳＥＬと
略する）である。
ＬＡＲｌに保持される論理アドレスは、セグメント番号
（Ｓ）、ページ番号（Ｐ）、ページ内アドレス（Ｌ）か
ら構成され、セグメント番号（Ｓ）及びページ番号（Ｐ
）の一部分でＴＬＢ２〜５をアドレスし、セグメント番
号（Ｓ）及びページ番号（Ｐ）の残りの部分がキ一部と
してＴＬＢ２〜５へ登録され、また論理アドレスに対応
する実アドレスがデータ部としてＴＬＢ２〜５へ登録さ
れる。
（Ｓ）、ページ番号（Ｐ）、ページ内アドレス（Ｌ）か
ら構成され、セグメント番号（Ｓ）及びページ番号（Ｐ
）の一部分でＴＬＢ２〜５をアドレスし、セグメント番
号（Ｓ）及びページ番号（Ｐ）の残りの部分がキ一部と
してＴＬＢ２〜５へ登録され、また論理アドレスに対応
する実アドレスがデータ部としてＴＬＢ２〜５へ登録さ
れる。
次に、第１図の動作について詳細に説明する。
演算部から要求されたメモリアクセス論理アドレスは、
ＬＡＲｌに保持され、ＬＡＲｌの論理アドレスの一部で
ＴＬＢ２〜５がアドレスされ、ＴＬＢ２〜５へのキ一部
及びデータ部が５ＥＬ１１へ読出される。ＬＡＲｌへ論
理アドレスがセットされると、ＴＬＢ制御回路２０は、
５ＥＬＩＩにＴＬＢ２の出力を選択するよう指示する。
ＬＡＲｌに保持され、ＬＡＲｌの論理アドレスの一部で
ＴＬＢ２〜５がアドレスされ、ＴＬＢ２〜５へのキ一部
及びデータ部が５ＥＬ１１へ読出される。ＬＡＲｌへ論
理アドレスがセットされると、ＴＬＢ制御回路２０は、
５ＥＬＩＩにＴＬＢ２の出力を選択するよう指示する。
即ち、ＴＬＢ２のキ一部が５ＥＬ１１を介してＣＭ Ｐ
１２の供給され、ＬＡＲｌのアドレスと比較される。
１２の供給され、ＬＡＲｌのアドレスと比較される。
比較の結果、一致した場合には、ヒツト信号がＴ Ｌ
Ｂ Ｉ１１御回路２０に供給され、５ＥＬＩＩを介して
読出されたＴＬＢ２のデータ部、即ち実アドレスがＰＡ
Ｒ６にセットされ、この実アドレスでキャッシュメモリ
アクセスが行われる。比較結果が不一致の場合にはミス
ヒツト信号がＴＬＢ制御回路２０へ送出される。
Ｂ Ｉ１１御回路２０に供給され、５ＥＬＩＩを介して
読出されたＴＬＢ２のデータ部、即ち実アドレスがＰＡ
Ｒ６にセットされ、この実アドレスでキャッシュメモリ
アクセスが行われる。比較結果が不一致の場合にはミス
ヒツト信号がＴＬＢ制御回路２０へ送出される。
ＴＬＢ制御回路２０はミスヒツト信号を受取ると、５Ｅ
ＬＩＩに対して、ＴＬＢ３の出力を選択するよう指示す
る。５ＥＬ１１でＴＬＢ３の出力が選択されると、ＴＬ
Ｂ２の場合と同様に、ＣＭ Ｐ １２でヒツト（一致）
／ミスヒツト（不一致）の判定が行われ、ヒツト信号ま
たはミスヒツト信号がＴＬＢ制御回路２０へ送出され、
ヒツトした場合には、ＴＬＢ３のデータ部が実アドレス
としてＰＡＲ６にセットされ、キャッシュメモリアクセ
スが行われる。ミスヒツトした場合には、上述のＴＬＢ
２のミスヒツト時と同様に、’Ｉ’ Ｌ Ｂ制御回路２
０から５ＥＬＩＩに対してＴＬＢ４の出力を選択するよ
う指示する。
ＬＩＩに対して、ＴＬＢ３の出力を選択するよう指示す
る。５ＥＬ１１でＴＬＢ３の出力が選択されると、ＴＬ
Ｂ２の場合と同様に、ＣＭ Ｐ １２でヒツト（一致）
／ミスヒツト（不一致）の判定が行われ、ヒツト信号ま
たはミスヒツト信号がＴＬＢ制御回路２０へ送出され、
ヒツトした場合には、ＴＬＢ３のデータ部が実アドレス
としてＰＡＲ６にセットされ、キャッシュメモリアクセ
スが行われる。ミスヒツトした場合には、上述のＴＬＢ
２のミスヒツト時と同様に、’Ｉ’ Ｌ Ｂ制御回路２
０から５ＥＬＩＩに対してＴＬＢ４の出力を選択するよ
う指示する。
以下、同様に、ＴＬＢ４でヒツトした場合は、ＴＬＢ４
のデータ部が実アドレスとして使用され、ミスヒツトし
た場合にはＴＬＢ５のアクセスを試みるというように、
ＴＬＢ２．３．４．５の順にＴＬＢの索引を行う。
のデータ部が実アドレスとして使用され、ミスヒツトし
た場合にはＴＬＢ５のアクセスを試みるというように、
ＴＬＢ２．３．４．５の順にＴＬＢの索引を行う。
以上の制御で、ＴＬＢ２〜５のいずれかで論理アドレス
から実アドレスへのアドレス変換が行われ、ＰＡＲ６に
実アドレスがセットされると、ＴＬＢ制御回路２０から
キャツシュ制御回路２１ヘアドレス変換終了信号が送出
され、キャッシュ制御回路２１の制御のもとにキャッシ
ュメモリアクセスが行われ、ＤＡＲ１９へキャッシュメ
モリ読出しデータがセットされ、要求元へ送出される。
から実アドレスへのアドレス変換が行われ、ＰＡＲ６に
実アドレスがセットされると、ＴＬＢ制御回路２０から
キャツシュ制御回路２１ヘアドレス変換終了信号が送出
され、キャッシュ制御回路２１の制御のもとにキャッシ
ュメモリアクセスが行われ、ＤＡＲ１９へキャッシュメ
モリ読出しデータがセットされ、要求元へ送出される。
［発明の効果］
以上説明したように、本発明は、マシンサイクルを決定
するＴＬＢからの実アドレス索引パスを単純化したこと
により、ゲート遅延を大幅に削減し、システムのマシン
サイクルを短縮できるという効果がある。
するＴＬＢからの実アドレス索引パスを単純化したこと
により、ゲート遅延を大幅に削減し、システムのマシン
サイクルを短縮できるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １・・・論理アドレスレジスタ（ＬＡＲ） 、２．３．
４．５・・・アドレス変換バッファ（ＴＬＢ）、６・・
・実アドレスレジスタ（ＰＡＲ）、７．８．９．１０・
・・ＴＬＢ書込みデータレジスタ（’Ｉ’ｌ’）Ｗ）、
１１・・・選択回路（セレクタ）、１２・・・ＴＬＢヒ
ツト検出比較器、１３．１４・・・データアレイ（ＤＡ
）、１５．１６・・・アドレスアレイ（ＡＡ）、１７．
１８・・・キャツシュヒツト検出比較器、１９・・・デ
ータアレイ読出しレジスタ（ＤＡＲ）、２Ｇ・・・ＴＬ
ＢｉＩＩＩＩ御回路、２１・・・キャッシュ制御回路、
２２・・・選択回路（セレクタ）。
る。 １・・・論理アドレスレジスタ（ＬＡＲ） 、２．３．
４．５・・・アドレス変換バッファ（ＴＬＢ）、６・・
・実アドレスレジスタ（ＰＡＲ）、７．８．９．１０・
・・ＴＬＢ書込みデータレジスタ（’Ｉ’ｌ’）Ｗ）、
１１・・・選択回路（セレクタ）、１２・・・ＴＬＢヒ
ツト検出比較器、１３．１４・・・データアレイ（ＤＡ
）、１５．１６・・・アドレスアレイ（ＡＡ）、１７．
１８・・・キャツシュヒツト検出比較器、１９・・・デ
ータアレイ読出しレジスタ（ＤＡＲ）、２Ｇ・・・ＴＬ
ＢｉＩＩＩＩ御回路、２１・・・キャッシュ制御回路、
２２・・・選択回路（セレクタ）。
Claims (1)
- １、論理アドレスによる索引が順序づけされた第１乃至
第Ｎのアドレス変換バッファを持ち、前記第１乃至第Ｎ
のアドレス変換バッファの各々は、論理アドレスと実ア
ドレスのアドレス変換対を複数個保持し、アドレス変換
対が存在するまで、前記１のアドレス変換バッファから
前記第Ｎのアドレス変換バッファへ索引順序に従って連
続索引し、アドレス変換対が存在するアドレス変換バッ
ファから実アドレスを得ることを特徴とするアドレス変
換バッファ制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319020A JPH01161554A (ja) | 1987-12-18 | 1987-12-18 | アドレス変換バッファ制御方式 |
| US07/285,622 US4980816A (en) | 1987-12-18 | 1988-12-16 | Translation look-aside buffer control system with multiple prioritized buffers |
| FR8816738A FR2624994B1 (fr) | 1987-12-18 | 1988-12-19 | Systeme de commande de registre intermediaire de traduction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319020A JPH01161554A (ja) | 1987-12-18 | 1987-12-18 | アドレス変換バッファ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161554A true JPH01161554A (ja) | 1989-06-26 |
Family
ID=18105609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319020A Pending JPH01161554A (ja) | 1987-12-18 | 1987-12-18 | アドレス変換バッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03244052A (ja) * | 1990-02-21 | 1991-10-30 | Nec Corp | アドレス変換バッファ装置 |
-
1987
- 1987-12-18 JP JP62319020A patent/JPH01161554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03244052A (ja) * | 1990-02-21 | 1991-10-30 | Nec Corp | アドレス変換バッファ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4495575A (en) | Information processing apparatus for virtual storage control system | |
| KR920005280B1 (ko) | 고속 캐쉬 시스템 | |
| JPS63231550A (ja) | 多重仮想空間制御方式 | |
| CA1218753A (en) | Buffer-storage control system | |
| US5490259A (en) | Logical-to-real address translation based on selective use of first and second TLBs | |
| US5109335A (en) | Buffer memory control apparatus using address translation | |
| US4618926A (en) | Buffer storage control system | |
| EP1276051A2 (en) | Address translation device | |
| KR100321107B1 (ko) | 데이타 프로세싱 시스템 내의 캐쉬 메모리를 억세싱하기 위한 방법 및 시스템 | |
| JP3190700B2 (ja) | アドレス変換装置 | |
| JPH0760411B2 (ja) | バッファ記憶制御装置 | |
| JPH01161553A (ja) | アドレス変換バッファ制御方式 | |
| JPS623354A (ja) | キヤツシユメモリ・アクセス方式 | |
| JP2501353B2 (ja) | プリフェッチ制御方式 | |
| JPH01280850A (ja) | キヤツシユ装置およびそれを用いた情報処理装置 | |
| JP2636485B2 (ja) | キャッシュ記憶装置 | |
| JPH02141847A (ja) | アドレス変換バッファ制御方式 | |
| JP2507785B2 (ja) | ペ―ジテ―ブルエントリ無効化装置 | |
| JPS6393058A (ja) | キヤツシユ記憶方式 | |
| JPS5821352B2 (ja) | バツフア・メモリ制御方式 | |
| JP2837174B2 (ja) | アドレス変換バッファ構成方式 | |
| JPS62186341A (ja) | 論理キヤツシユメモリ方式 | |
| JPH03257643A (ja) | 情報処理装置 | |
| JPH04353949A (ja) | キャッシュメモリ制御方式 | |
| JPH02156352A (ja) | キャッシュメモリ |