JPH03257643A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は仮想記憶を有する情報処理装置に関し、特に仮
想計算機が作る論理アドレスを実アドレスに変換するア
ドレス変換バッファ回路に関する。

［従来の技術］ 従来、この種のアドレス変換バッファ回路では論理アド
レスから実アドレスへの変換ロスを少なくするためバッ
ファ容量を太きくしたり、用途別に例えば命令取出し用
とオペランド取出し用の複数持つようにしていた。

［発明が解決しようとする課題］ 上述した従来の方法は、計算機のマシンサイクルが超高
速になるにつれ１マシンサイクルタイム内にアクセス可
能なアドレス変換バッファの容量が制限されバッファ容
量を大きく持てなくなってきたため、また使用可能性の
あるデータがバッファ容量の制限で新しいデータに追い
出され、古いデータを再度使用使おうとした時に改めて
仮想アドレスから実アドレスを作成しアドレス変換バッ
ファに格納しているためアドレス変換のために無駄なマ
シンサイクルを要する欠点があり、また用途別にアドレ
ス変換バッファを持つため、互いに共通なアドレス領域
を使用する場合でも論理アドレス／実アドレスの生成を
それぞれのアドレス変換バッファからの要求毎に２度行
う欠点があった。

本発明の目的は、アドレス変換のために無駄なマシンサ
イクルを要せず、かつ論理アドレス／実アドレスの生成
時間が短縮された情報処理装置を提供することにある。

［課題を解決するための手段］ 本発明の情報処理装置は、 仮想アドレスから実アドレスへ変換するアドレス変換バ
ッファを含み、アドレス変換バッファをアクセスする毎
にリプレースメモリの内容を更新してアクセスされたデ
ータが最新であることを記録し、必要とするデータがア
ドレス変換バッファに存在しない場合は新たに仮想アド
レスから実アドレスを作成し、前記リプレースメモリの
読出しデータに基づいて追い出されるブロックへ格納す
る複数の第１のアドレス変換バッファ回路および第２の
アドレス変換バッファ回路と、主記憶装置のアドレス変
換テーブルを索引し、仮想アドレスに対応した実アドレ
スを生成する実アドレス生成回路とを有し、 第１のアドレス変換バッファ回路は、アドレス変換バッ
ファに仮想アドレスに対応する論理アドレス／実アドレ
スの変換対が登録されていなければ第２のアドレス変換
バッファ回路に実アドレス生成要求を出し、同一実アド
レス生成要求が所定回数連続したことが第２のアドレス
変換バッファ回路から通知されると、アドレス変換バッ
ファから追い出されるレベルの論理アドレス／実アドレ
スの変換対を読出し、第２のアドレス変換バッファ回路
に送出するとともに、第２のアドレス変換バッファ回路
に保持されていた実アドレスを取込み、追出したレベル
に論理アドレス／実アドレスの対をアドレス変換バッフ
ァに格納し、第２のアドレス変換バッファ回路は、第１
のアドレス変換バッファ回路から所定回数連続して同一
実アドレス生成要求があった場合には該当する第１のア
ドレス変換バッファ回路に対し実アドレスを渡すととも
にアドレス変換バッファにデータ登録指示をし、該当す
る第１のアドレス変換バッファ回路から追い出された論
理アドレス／実アドレスの変換対を自アドレス変換バッ
ファに登録し、所定回数連続した同一実アドレス生成要
求でなければ自アドレス変換バッファを索引して論理ア
ドレス／実アドレスの変換対が登録されているかチェッ
クし、未登録ならば実アドレス生成回路により実アドレ
スを生成して該当する第１のアドレス変換バッファ回路
に通知する。

［作　用］ 第１のアドレス変換バッファ回路をアクセスして実アド
レスが存在しない場合は、実アドレス生成回路で実アド
レスを生成する以前に第２のアドレス変換バッファ回路
をアクセスし第１のアドレス変換バッファ回路から同一
アトレス生成要求が所定回数連続した時に生成した論理
アドレス／実アドレスの対を第１のアドレス変換バッフ
ァ回路に書込むと共に第１のアドレス変換バッファ回路
から追い出された論理アドレス／実アドレスの対を第２
のアドレス変換バッファ回路に書込む。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の情報処理装置のブロック図
である。

本実施例の情報処理装置は、命令取出を要求する命令取
出ユニット１と、演算用データ取出を要求するオペラン
ド取出ユニット２と、それぞれの取出ユニット１．２に
対応して論理／実アドレス変換をアドレス変換バッファ
（ＴＬＢ）を用いて行う命令用アドレス変換バッファ回
路１００およびオペランド用アドレス変換バッファ回路
２００と、命令用アドレス変換バッファ回路１００．オ
ペランド用アドレス変換バッファ回路２００に該当する
実アドレスが存在しない場合のアドレス変換バッファ回
路４００と、さらに第２のアドレス変換バッファ回路４
００にも該当する実アドレスが存在しない場合は主記憶
装置３のアドレス変換テーブルを用いて実アドレスを生
成する実アドレス生成回路３００を含んでいる。

アドレス変換バッファ回路４００は実アドレス生成回路
３００から実アドレスを受取ったら要求した命令用また
はオペランド用アドレス変換バッファ回路１００または
２００に対し求めた実アドレスを渡す。

また、アドレス変換バッファ回路４００はアドレス変換
バッファ回路１００または２００から同アドレスのアド
レス変換要求が２回連続して来たかチェックする回路を
含んでおり、２回連続して論理／実アドレス変換要求が
あった場合は該当するアドレス変換バッファ回路１００
または２００に対し実アドレスデータを渡すと共にアド
レス変換バッファにデータ登録指示をし、命令またはオ
ペランド用アドレス変換バッファ回路１００または２０
０より追い出された論理アドレス／実アドレスの変換対
をアドレス変換バッファに登録する。

命令用またはオペランド用アドレス変換バッファ回路１
００または２００はアドレス変換バッファ回路４００か
ら２回連続して同アドレスのアドレス変換要求があった
旨を受けたら、新しいデータを登録すべきアドレス変換
バッファに保持していた実アドレスデータを読出しアド
レス変換バッフ７回路４００に送出し、新しい論理／実
アドレスの変換対データを登録する。

第２図は第１図中の命令用アドレス変換バッファ回路１
００、オペランド用アドレス変換バッファ回路２００、
実アドレス生成回路３００、アドレス変換バッファ回路
４００の詳細Ｓ成因である。

命令用アドレス変換バッファ回路１００は、仮想アドレ
スレジスタ１１０と、仮想アドレス情報とそれに対応す
る実アドレス情報を対て保持するアドレス変換バッファ
１２０と、アドレス変換バッファ１２０に新たなエント
リを登録する際のリプレースメント制御回路１４０と、
リプレースアルゴリズムのための情報を保持するＬＲＵ
（ＬｅａｓｔＲｅｃｅｎｔｌｙ　Ｌｌｓｅｄ）メモリ１
３０と、仮想アドレスレジスタ１１０の一部とアドレス
変換バッファ１２０の読出データの仮想アドレスを比較
する比較回路１５０と、アドレス変換バッファ１２０か
らの読出しデータまたは新たに求めた実アドレスを選択
するセレクタ１６０から構成される。アドレス変換バッ
ファ１２０は２レベル有しており、アドレス変換バッフ
ァ１２０に新たなエントリを！Ｉ！録する際のリプレー
スメントアルゴリズムはＬ　ＲＵ　（Ｌｅａｓｔ　Ｒｅ
ｃｅｎｔｌｙ　Ｕｓｅｄ）を採用している。

オペランド用アドレス変換バッファ回路２００も命令用
アドレス変換バッファ回路１００と同様の構成で、仮想
アドレスレジスタ２１０と、仮想アドレス情報とそれに
対応する実アドレス情報を対で保持するアドレス変換バ
ッファ２２０と、アドレス変換バッファ２２０に新たな
エントリを登録する際のリプレース制御回路２４０と、
リプレースアルゴリズムのための情報を保持するＬＲＵ
メモリ２３０と、仮想アドレスレジスタ２１０の一部と
アドレス変換バッファ２２０からの読出データの仮想ア
ドレスとを比較する比較回路２５０と、アドレス変換バ
ッファ２２０からの読出データまたは新たに求めた実ア
ドレスを選択するセレクタ２６０から構成される。

実アドレス生成回路３００はアクセスした仮想アドレス
に対応する実アドレスが命令用アドレス変換バッファ１
２０、オペランド用アドレス変換バッファ２２０に登録
されておらず、さらにアドレス変換バッファ回路４００
にも登録されていない時に働き、主記憶装置３のアドレ
ス変換テーブルを索引し、仮想アドレスに対応した実ア
ドレスを生成する。

アドレス変換バッファ回路４００は、命令用の仮想アド
レスレジスタ１１０、オペランド用の仮想アドレスレジ
スタ２１０からのデータを選択するセレクタ４１０と、
仮想アドレスレジスタ４３０と、命令用、オペランド用
のそれぞれのアドレス変換バッファ１２０，２２０から
の続出データまたは求めた実アドレスデータ３０２を選
択するセレクタ４２０と、第２のアドレス変換バッファ
４６０と、第２のアドレス変換バッファ４６０への書込
保持レジスタ４４０、アドレス変換バッファ４６０に新
たなエントリを登録する際のリプレース制御回路４ＡＯ
と、リプレースアルゴリズムのための情報を保持するＬ
ＲＵメモリ４７０と、仮想アドレスレジスタ４３０の一
部と第２のアドレス変換バッファ４６０からの読出デー
タの仮想アドレスとを比較する比較回路４９０と、アド
レス変換バッファ４６０からの読出しデータ、実アドレ
ス生成回路３００で生成された実アドレス、セレクタ４
４５のいずれか実アドレスを選択するセレクタ４ＢＯと
、命令用、オペランド用に求められた実アドレスを送出
するためのレジスタ４ＣＯと、同一アトレス要求が２回
連続したかをチェックするための命令用／オペランド用
の仮想アドレスを保持するレジスタ４０Ａ、４０Ｂ、セ
レクタ４１Ａ、比較回路４８０と、求められた実アドレ
スを保持する命令用レジスタ４０Ｃ、オペランド用レジ
スタ４０Ｄと、実アドレスデータ選択用のセレクタ４４
５より構成される。

次に、本実施例の動作を第２図を用い説明する。

オペランド取出ユニット２の要求ならば仮想アドレスレ
ジスタ２１０に仮想アドレスを取込み、アドレス変換バ
ッファ２２０を索引し、論理／実アドレスの変換対が登
録されているかチェックする。登録されているならば求
めた実アドレスをそのまま使用し次の動作に移行する。

論理／実アドレスの対が登録されているかどうかは仮想
アドレスレジスタの一部でアドレス変換バッファ２２０
の論理アドレス部を読出し、読出したデータと仮想アド
レスレジスタ２１０のさらに一部とが比較回路２５０で
判定され、〜致していれば登録、不一致であれば未登録
となり信号線２５１で通知される。

本実施例ではアドレス変換バッファ２２（１２レヘル分
有しており、比較も２レベル分同時に行われる。論理／
実アドレスの変換対は必ず一方のレヘルに登録されてい
るか、未登録状態になる。

２レベルあるアドレス変換バッファのどちらのレベルに
登録するかはリプレースメント制御回路２４０とリプレ
ースアルゴリズムのための情報を保持するＬＲＵメモリ
２３０の読出しデータで決まるＬＲＵ制御方式を採用し
ている。論理／実アドレスの変換対が未登録であったな
らばオペランド用アドレス変換バッファ回路２００から
信号線２５１を介し、アドレス変換バッファ回路４００
に通知する。アドレス変換バッファ回路４００は未登録
の通知を受は付けたならばセレクタ４１０でオペランド
用の仮想アドレスレジスタ２１０を選択し、仮想アドレ
スの内容をレジスタ４３０に取込むと同時にセレクタ４
１Ａでオペランド用の以前要求した仮想アドレスを保持
するレジスタ４０Ｂを選択して両者を比較回路４８０で
比較する。レジスタ４０Ａ、４０Ｂには以前に命令用、
オペランド用アドレス変換バッファ回路１００゜２００
から要求した仮想アドレスが保持されている。また、レ
ジスタ４０Ｃ，４０Ｄにはその時求めた実アドレスが保
持されている。比較回路４８０でアドレス比較の結果、
アドレスが一致していたならば、レジスタ４０Ｄの内容
をセレクタ４４５．４ＢＯで選択してレジスタ４ＣＯに
取込み、同一アドレス変換要求が２回連続したことを信
号線４０３でオペランド用アドレス変換バッファ回路２
００に通知する。

通知を受けたオペランド用アドレス変換バック７回路２
００はリプレース制御回路２４０の決定でどちらか追い
出されるレベルの論理／実アドレスの対データをアドレ
ス変換バッファ２２０から読出しセレクタ２６０で選択
してアドレス変換バッファ回路４００に送出する。追出
したレベルにはアドレス変換バッファ回路４００に保持
していた実アドレスを取込み論理／実アドレスの対を格
納する。アドレス変換バッファ２２０の書込みはレジス
タ２１０の出力（論理アドレス）とレジスタ４ＣＯの出
力（実アドレス）から行われる。

そして同時にセレクタ２６０てレジスタ４ＣＯを選択し
て求めた実アドレスをそのまま使用して次の動作に移る
。一方、アドレス変換バッファ回路４００はオペランド
用アドレス変換バッファ回路２００から追い出された論
理／実アドレス対をセレクタ４２０で選択してレジスタ
４４０に取込みアドレス変換バッファ４６０に書込む。

書込みレベルはリプレース制御回路４ＡＯにより決定さ
れる。

アドレス変換バッファ回路４００は比較回路４８０での
アドレス比較で結果が不一致であったならば、仮想アド
レスレジスタ４３０でアドレス変換バッファ４６０を索
引して論理／実アドレスの変換対が登録されているかチ
ェックする。

チェックはオペランド用アドレス変換バッファ２２０の
索引と同様に行われ、仮想アドレスの一部でアドレス変
換バッファ４６０の論理アドレス部を読出し、仮想アド
レスレジスタ４３０との一部か比較回路４９０で比較判
定され一致していれば登録、不一致であれば未登録とな
る。不一致の時は信号線４９１で実アドレス生成回路３
００に通知される。

本実施例ではアドレス変換バッファ４６０は２レベル分
有しており、比較も２レベル分同時に行うか、容量をも
っと多く持っても何等問題はない。アドレス変換バッフ
ァ４６０に登録されていたならば、求めた実アドレスを
セレクタ４ＢＯで選択してレジスタ４ＣＯに取込み、信
号＠４０３でオペランド用アドレス変換バッファ回路２
００に通知する。そしてこの時比較回路４８０の結果も
合わせて通知する。比較回路４８０の結果はオペランド
用アドレス変換バッファ回路２００に受取った実アドレ
スを書込むか否かに使用される。

アドレス変換バッファ回路４００はこの時オペランド用
の仮想アドレスを保持するレジスタ２１０からレジスタ
４０Ｂに仮想アドレスを取込むと共にレジスタ４ＣＯか
らレジスタ４０Ｄに実アドレスデータを取込んでおく。

オペランド用アドレス変換バッファ回路２００はアドレ
ス比較の結果の不一致と、実アドレスが求まったことを
信号線４０３で通知を受けたならば、求めた実アドレス
データを自分のアドレス変換バッファ２２０に書込みは
しないですぐにセレクタ２６０でレジスタ４ＣＯからの
実アドレスデータを選択して次の動作に移行する。

アドレス変換バッファ回路４００のレジスタ４０Ｂには
直前にアクセスした仮想アドレスが、そしてレジスタ４
０Ｄにはそれに対応する実アドレスが準備され、次の要
求への対応が可能になる。

アドレス変換バッファ回路４００で比較回路４８０での
アドレス比較の結果が不一致で、更にアドレス変換バッ
ファ４６０を索引し論理／実アドレスの変換対が登録さ
れていない場合は信号線４０１で実アドレス生成回路３
００に報告する。

実アドレス生成回路３００は仮想アドレスレジスタ４３
０の内容で主記憶装置３のアドレス変換対テーブルの内
容を参照し実アドレスを求める。実アドレス生成回路３
００が主記憶装置３のテーブルを参照して実アドレスを
生成することについては公知であるので説明は省略する
。実アドレスが得られたならば信号線３０１でアドレス
変換バッファ回路４００に通知される。アドレス変換バ
ッファ回路４００は通知を受けたならばセレクタ４ＢＯ
で実アドレスデータ３０２を選択してレジスタ４ＣＯに
取込み信号線４０３で実アドレスが求まったことを通知
する。通知を受けたオペランド用アドレス変換バッファ
回路２００は比較回路４８０の結果も合わせて通知され
ているので前述した様に求めた実アドレスデータを自分
のアドレス変換バッファ回路２２０に書込みはしないで
すぐにセレクタ２６０でレジスタ４ＣＯからの実アドレ
スデータを選択して次の動作に移行する。アドレス変換
バッファ回路４００はオペランド用の仮想アドレスを保
持するレジスタ２１０から仮想アドレスをレジスタ４０
Ｂに取込むと共にレジスタ４ＣＯからレジスタ４０Ｄに
実アドレスデータを取込む。そしてセレクタ４２０て論
理アドレスデータ４３０から、実アドレスデータはレジ
スタ４ＣＯからそれぞれ選択してレジスタ４４０に取込
みアドレス変換バッファ４６０に書込む。書込みするレ
ベルはリプレース制御回路４ＡＯによって決定される。

以上オペランド用アドレス変換バッファ回路２００から
の動作を説明したが、命令用アドレス変換バッファ回路
１００からの動作も同様て、オペランド用レジスタ４０
Ｂの変りに４０Ａ。

４０Ｄの代りに４０Ｃを使うだけで動作は同しである。

命令用アドレス変換バッファ回路１００と才へランド用
アドレス変換バッファ回路２００は同時に並行して動作
している。アドレス変換バッファ回路４００は命令用ア
ドレス変換バッファ回路１００とオペランド用アドレス
変換バッファ回路２００から同時に要求を受けた時はい
ずれか一方からの要求を受付け、処理を行うが、実施例
では命令側を優先させるよう定めている。

［発明の効果］ 以上説明したように本発明は、第１のアドレス変換バッ
ファ回路に求めるべき論理／実アドレスの変換対が存在
しない時、実アドレス生成回路で生成された実アドレス
を１回目のアクセスで第１のアドレス変換バッファ回路
に登録しないで、共通にアクセスできる第２のアドレス
変換バッファ回路内のバッファとレジスタに登録し、更
にまた第１のアドレス変換バッファ回路に登録する際に
追出した変換対を′！Ｊ２のアドレス変換バッファ回路
に登録することによってたった１回だけのアドレス変換
のために第１のアドレス変換バッファ回路を使用しない
で連続して同じアクセスのあった時に第１のアドレス変
換バッファ回路に諭１！！／実アドレスの対を登録する
ことにより、アドレス変換バッファを有効に使用でき、
さらに１Ｊ２のアドレス変換バッファ回路を持ち、共通
にアクセスすることによって各々個別要求毎に生成して
いた論理／実アドレスの生成時間を第２のアドレス変換
バッファ回路のアクセスたけて短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の情報処理装置の概略構成図
、第２図は第１図の一点鎖線で囲まれた部分の詳細構成
図である。 １・・・命令取出ユニット、 ２・・・オペランド取出ユニット、 ３−・主記憶装置、 １００・・・命令用アドレス変換バッファ回路、３００
・−実アドレス生成回路、 ４００・−アドレス変換バッファ回路。 １３０．２３０，４７０−ＬＲＵメ％す、１４０゜ ２４０ ４　Ａ　Ｏ−・リプレース制御回路

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置において、 仮想アドレスから実アドレスへ変換するアドレス変換バ
   ッファを含み、アドレス変換バッファをアクセスする毎
   にリプレースメモリの内容を更新してアクセスされたデ
   ータが最新であることを記録し、必要とするデータがア
   ドレス変換バッファに存在しない場合は新たに仮想アド
   レスから実アドレスを作成し、前記リプレースメモリの
   読出しデータに基づいて追い出されるブロックへ格納す
   る複数の第１のアドレス変換バッファ回路および第２の
   アドレス変換バッファ回路と、主記憶装置のアドレス変
   換テーブルを索引し、仮想アドレスに対応した実アドレ
   スを生成する実アドレス生成回路とを有し、 第１のアドレス変換バッファ回路は、アドレス変換バッ
   ファに仮想アドレスに対応する論理アドレス／実アドレ
   スの変換対が登録されていなければ第２のアドレス変換
   バッファ回路に実アドレス生成要求を出し、同一実アド
   レス生成要求が所定回数連続したことが第２のアドレス
   変換バッファ回路から通知されると、アドレス変換バッ
   ファから追い出されるレベルの論理アドレス／実アドレ
   スの変換対を読出し、第２のアドレス変換バッファ回路
   に送出するとともに、第２のアドレス変換バッファ回路
   に保持されていた実アドレスを取込み追出したレベルに
   論理アドレス／実アドレスの対をアドレス変換バッファ
   に格納し、第２のアドレス変換バッファ回路は、第１の
   アドレス変換バッファ回路から所定回数連続して同一実
   アドレス生成要求があった場合には該当する第１のアド
   レス変換バッファ回路に対し実アドレスを渡すとともに
   アドレス変換バッファにデータ登録指示をし、該当する
   第１のアドレス変換バッファ回路から追い出された論理
   アドレス／実アドレスの変換対を自アドレス変換バッフ
   ァに登録し、所定回数連続した同一実アドレス生成要求
   でなければ自アドレス変換バッファを索引して論理アド
   レス／実アドレスの変換対が登録されているかチェック
   し、未登録ならば実アドレス生成回路により実アドレス
   を生成して該当する第１のアドレス変換バッファ回路に
   通知することを特徴とする情報処理装置。