JPH01162416A - ディジタル・ループフィルタ - Google Patents
ディジタル・ループフィルタInfo
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- JPH01162416A JPH01162416A JP62321817A JP32181787A JPH01162416A JP H01162416 A JPH01162416 A JP H01162416A JP 62321817 A JP62321817 A JP 62321817A JP 32181787 A JP32181787 A JP 32181787A JP H01162416 A JPH01162416 A JP H01162416A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ディジタル変調した信号を復調する復調装置におけるＰ
ＬＬの搬送波再生回路のディジタル・ループフィルタに
関し、 ＰＬＬの位相検出器の誤差を積分するループフィルタの
出力が、検出誤差の補正値ΔＦの加算減算時のオーバフ
ロー、アンダフローにより急激に変化して、ＰＬＬルー
プが引込状態から外れて同期外れを起すのを防止するこ
とを目的とし、位相検出器からの誤差補正値ΔＦと、位
相誤差の遅れ進み符号Φによりクロックを計数するアッ
プダウンカウンタのカウント値Ｃとを加算した加算器の
所定の出力ビットより１ビット下位のＬＳＢピッ］・と
、位相検出器からの位相遅れ進みの符号Φと、スイープ
／ トラック状態を指定する状態信号Ｓをゲート処理し
て、トランク状態において前記加算器の出力のオーバフ
ロー又はアンプフローを検出したとき、該検出出力ｄに
より前記アップダウンカウンタの計数動作を停止させ同
時に加算器の加算した出力ビットの総てを自動的に論理
値Ｈ又は論理値りとして電圧制御発振器へ出力させる構
成としたものである。
ＬＬの搬送波再生回路のディジタル・ループフィルタに
関し、 ＰＬＬの位相検出器の誤差を積分するループフィルタの
出力が、検出誤差の補正値ΔＦの加算減算時のオーバフ
ロー、アンダフローにより急激に変化して、ＰＬＬルー
プが引込状態から外れて同期外れを起すのを防止するこ
とを目的とし、位相検出器からの誤差補正値ΔＦと、位
相誤差の遅れ進み符号Φによりクロックを計数するアッ
プダウンカウンタのカウント値Ｃとを加算した加算器の
所定の出力ビットより１ビット下位のＬＳＢピッ］・と
、位相検出器からの位相遅れ進みの符号Φと、スイープ
／ トラック状態を指定する状態信号Ｓをゲート処理し
て、トランク状態において前記加算器の出力のオーバフ
ロー又はアンプフローを検出したとき、該検出出力ｄに
より前記アップダウンカウンタの計数動作を停止させ同
時に加算器の加算した出力ビットの総てを自動的に論理
値Ｈ又は論理値りとして電圧制御発振器へ出力させる構
成としたものである。
本発明は搬送波をディジタル変調した信号を復調する復
調装置における搬送波再生回路に関し、特に搬送波再生
回路を構成するディジタル式の位相同期ループＰＬＬの
電圧制御発振器ＶＣＯの制御電圧となるループフィルタ
出力のＤＣ積分値が、位相検出器からの誤差補正値ΔＦ
の加算減算時のオーバフロー、アンプフローにより急激
に変化して、ＰＬＬループが引込状態から外れて同期外
れを起すのを防止することを目的とする。
調装置における搬送波再生回路に関し、特に搬送波再生
回路を構成するディジタル式の位相同期ループＰＬＬの
電圧制御発振器ＶＣＯの制御電圧となるループフィルタ
出力のＤＣ積分値が、位相検出器からの誤差補正値ΔＦ
の加算減算時のオーバフロー、アンプフローにより急激
に変化して、ＰＬＬループが引込状態から外れて同期外
れを起すのを防止することを目的とする。
従来の搬送波再生回路のディジタル・ループフィルタの
構成を第４図に示す。
構成を第４図に示す。
ＰＬＬの位相検出器１０Ａ（図示しない）からの位相誤
差の遅れ進み符号ΦをアンプダウンカウンタＩＡに入力
して、該符号Φの論理値してクロックＣＬＫをカウント
アツプし、該符号Φの論理値ＨでクロックＣ１，Ｋをカ
ウントダウンして、検出誤差を積分したＤＣ出力値に相
当するカウンタ（ｉＣを出力する。
差の遅れ進み符号ΦをアンプダウンカウンタＩＡに入力
して、該符号Φの論理値してクロックＣＬＫをカウント
アツプし、該符号Φの論理値ＨでクロックＣ１，Ｋをカ
ウントダウンして、検出誤差を積分したＤＣ出力値に相
当するカウンタ（ｉＣを出力する。
加算減算セレクタ２八は、位相検出器１０Ａからの選択
信号ＳＥＬにより、誤差補正のΔＦ値の加算か減算かを
選択して、加算時には１２ビットのΔＦ値を選び、減算
時には１２ビットのΔＦ反転値を選ぶ。
信号ＳＥＬにより、誤差補正のΔＦ値の加算か減算かを
選択して、加算時には１２ビットのΔＦ値を選び、減算
時には１２ビットのΔＦ反転値を選ぶ。
又、アップダウンカウンタＩＡのカウントアンプ時には
ΔＦ値をとり、カウントダウン時にはΔＦ反転値を選ぶ
。
ΔＦ値をとり、カウントダウン時にはΔＦ反転値を選ぶ
。
加算器３Ａは、アップダウンカウンタＩＡからのカウン
タ値Ｃの上位１２ビットと、加算減算セレクタ２Ａから
の１２ビットのΔＦ値、又は１２ビットのΔＦ反転値と
の加算を行い、その加算値への１２ビット信号を電圧制
御発振器２０Ａへ出力する。なお、加算器３Ａでカウン
タ値ＣにΔＦ反転値を加算することは、カウンタ値Ｃか
らΔＦ値を減算することになる。
タ値Ｃの上位１２ビットと、加算減算セレクタ２Ａから
の１２ビットのΔＦ値、又は１２ビットのΔＦ反転値と
の加算を行い、その加算値への１２ビット信号を電圧制
御発振器２０Ａへ出力する。なお、加算器３Ａでカウン
タ値ＣにΔＦ反転値を加算することは、カウンタ値Ｃか
らΔＦ値を減算することになる。
、〔発明が解決しようとする問題点〕
第４図に示した従来の搬送波再生回路のディジタル・ル
ープフィルタは、位相検出器１０ＡのΔＦ回路からの誤
差補正のΔＦ値を、加算器３Ａにてアップダウンカウン
タＩＡの出力カウンタ値Ｃと加算又は減算しただけで、
その結果の値Ａを電圧制御発振器２ＯＡへ出力している
。そのため、加算器３Ａの出力値Ａが成る確率でオーバ
フロー又はアンプフローすると、電圧制御発振器２０Ａ
への出力値へが急激に下ったり上ったりして電圧制御発
振器２〇八を制御できなくなる。そのため、第４図のデ
ィジタル・ループフィルタと電圧制御発振器２０Ａ。
ープフィルタは、位相検出器１０ＡのΔＦ回路からの誤
差補正のΔＦ値を、加算器３Ａにてアップダウンカウン
タＩＡの出力カウンタ値Ｃと加算又は減算しただけで、
その結果の値Ａを電圧制御発振器２ＯＡへ出力している
。そのため、加算器３Ａの出力値Ａが成る確率でオーバ
フロー又はアンプフローすると、電圧制御発振器２０Ａ
への出力値へが急激に下ったり上ったりして電圧制御発
振器２〇八を制御できなくなる。そのため、第４図のデ
ィジタル・ループフィルタと電圧制御発振器２０Ａ。
位相検出器１０Ａとで構成するＰＬＬループが引込み状
態から外れるという問題点が生じていた。
態から外れるという問題点が生じていた。
第５図は従来のディジタル・ループフィルタの問題点を
説明するための説明図であって、縦軸はループフィルタ
の積分出力の加算器３Ａの出力Ａであり、カウンタ値Ｃ
と補正値ΔＦの加算値を表す。
説明するための説明図であって、縦軸はループフィルタ
の積分出力の加算器３Ａの出力Ａであり、カウンタ値Ｃ
と補正値ΔＦの加算値を表す。
通常はＯＶ （１２ビット符号１００００００００００
０）を中心として正側の１２７Ｖ （符号１１１１１１
１１１１１１）と負側（７）−１２８Ｖ（符号００００
００００００００） 、（７）間に分布するが、正側で
オーバフローして、例えば（符号 １００００００００
００１１）になると、加算器３Ａの出力Ａは（０００（
１００００００１１）という値で出力され、出力へが（
１１１１１１１１１１１１）から（０００００００００
０１１）へ急激に変化する。
０）を中心として正側の１２７Ｖ （符号１１１１１１
１１１１１１）と負側（７）−１２８Ｖ（符号００００
００００００００） 、（７）間に分布するが、正側で
オーバフローして、例えば（符号 １００００００００
００１１）になると、加算器３Ａの出力Ａは（０００（
１００００００１１）という値で出力され、出力へが（
１１１１１１１１１１１１）から（０００００００００
０１１）へ急激に変化する。
又、カウンタ値Ｃが補正値ΔＦより小さ（なり負側でア
ンプフローして、例えば（１１１１１１１１１１１０）
になると、加算器３への出力Ａが（０００００００００
０００）から（１１１１１１１１１１１０）へ急激に変
化する。
ンプフローして、例えば（１１１１１１１１１１１０）
になると、加算器３への出力Ａが（０００００００００
０００）から（１１１１１１１１１１１０）へ急激に変
化する。
即ち、□オーバフローやアンプフローを起こすと電圧制
御発振器２ＯＡへの出力値へが急激に下ったり上ったり
して電圧制御発振器２ＯＡを制御できなくなる。
御発振器２ＯＡへの出力値へが急激に下ったり上ったり
して電圧制御発振器２ＯＡを制御できなくなる。
この問題は、ディジタル・ループフィルタの出力である
加算器３の出力（ｉＡの所定ビットより１ビット下位の
ＬＳＢビットＩ］１３が、オーバフロー時にその論理値
りがＨとなり、アンダンロー時にその論理値ＨがＬとな
ることを利用し、その加算器３の出力のＬＳＢビットＤ
１３と、位相検出器１０からの位相誤差の遅れ進み符号
Φと、スィーブ／ トラックの状態信号Ｓをゲート処理
して、トランク状態で加算器３の出力Ａのオーバフロー
又はアンダフローを検出し、該検出出力ｄによりカウン
タ１の計数動作を停止させ、同時に加算器３の出力Ａの
代りに、全ビットが論理値Ｈ又は論理値りの信号を選択
して電圧制御発振器２０へ出力するように構成する本発
明によって解決される。
加算器３の出力（ｉＡの所定ビットより１ビット下位の
ＬＳＢビットＩ］１３が、オーバフロー時にその論理値
りがＨとなり、アンダンロー時にその論理値ＨがＬとな
ることを利用し、その加算器３の出力のＬＳＢビットＤ
１３と、位相検出器１０からの位相誤差の遅れ進み符号
Φと、スィーブ／ トラックの状態信号Ｓをゲート処理
して、トランク状態で加算器３の出力Ａのオーバフロー
又はアンダフローを検出し、該検出出力ｄによりカウン
タ１の計数動作を停止させ、同時に加算器３の出力Ａの
代りに、全ビットが論理値Ｈ又は論理値りの信号を選択
して電圧制御発振器２０へ出力するように構成する本発
明によって解決される。
本発明のディジタル・ループフィルタの構成を示す第１
図の原理図において、 １は、位相同期ループｒ’ＬＬの位相検出器１０からの
位相誤差の遅れ進み符号Φにより、入力クロツクＣＬＫ
をカランｌ−して検出誤差の積分のカウント値Ｃを出力
するカウンタ、 ２は、位相同期ループＰＬＬの位相検出器１ｏからの誤
差補正値ΔＦの加算／減算を選択する加算減算セレクタ
、 ３は、カウンタ１の出力のカウント値Ｃと加算減算セレ
クタ２の出力のΔＦ値又はΔＦ反転値を加算し、所定ビ
ットの加算値へと所定ピントより１ビット下位のＬＳＢ
ピッ１Ｄ１３を出力する加算器、４は、加算器３の出力
のＬＳＢビットＤ１３と、位相検出器１０からの位相遅
れ進め符号Φをゲート処理して信号ｄ１を出力し、前記
ＬＳＢピッ） Ｄ１３と位相遅れ進み符号Φとスィーブ
／ ｌ−ランク状態の状態信号Ｓをゲート処理し、トラ
ンク状態で信号ｄ２を出力し加算器３の出力へのオーバ
フロー又はアンダフローを検出する検出部、 ５は、検出部４の検出信号ｄ２により、加算器３の出力
への代りに検出部４の出力信号ｄ１を選択して出力する
出力セレクタであって、 検出部４の検出信号ｄ２により、カウンタ１はその計数
動作を停止し、出力セレクタ５はその選択動作を起動し
て、加算器３の出力への代りに検出部４の出力信号ｄ１
を選択して所定の出力ビットの総てのビットが論理値Ｈ
又は論理値りとなる出力信号ｄ１を電圧制御発振器２０
へ出力させる構成とする。
図の原理図において、 １は、位相同期ループｒ’ＬＬの位相検出器１０からの
位相誤差の遅れ進み符号Φにより、入力クロツクＣＬＫ
をカランｌ−して検出誤差の積分のカウント値Ｃを出力
するカウンタ、 ２は、位相同期ループＰＬＬの位相検出器１ｏからの誤
差補正値ΔＦの加算／減算を選択する加算減算セレクタ
、 ３は、カウンタ１の出力のカウント値Ｃと加算減算セレ
クタ２の出力のΔＦ値又はΔＦ反転値を加算し、所定ビ
ットの加算値へと所定ピントより１ビット下位のＬＳＢ
ピッ１Ｄ１３を出力する加算器、４は、加算器３の出力
のＬＳＢビットＤ１３と、位相検出器１０からの位相遅
れ進め符号Φをゲート処理して信号ｄ１を出力し、前記
ＬＳＢピッ） Ｄ１３と位相遅れ進み符号Φとスィーブ
／ ｌ−ランク状態の状態信号Ｓをゲート処理し、トラ
ンク状態で信号ｄ２を出力し加算器３の出力へのオーバ
フロー又はアンダフローを検出する検出部、 ５は、検出部４の検出信号ｄ２により、加算器３の出力
への代りに検出部４の出力信号ｄ１を選択して出力する
出力セレクタであって、 検出部４の検出信号ｄ２により、カウンタ１はその計数
動作を停止し、出力セレクタ５はその選択動作を起動し
て、加算器３の出力への代りに検出部４の出力信号ｄ１
を選択して所定の出力ビットの総てのビットが論理値Ｈ
又は論理値りとなる出力信号ｄ１を電圧制御発振器２０
へ出力させる構成とする。
カウンタ１は、位相同期ループＰＬＬの位相検出器１０
からの位相誤差の遅れ進み符号Φにしたがって、入力ク
ロツクＣＬＫを、位相遅れ時はカウントアツプし、位相
進み時はカウンタダウンしてカウント値Ｃを加算器３へ
出力する。
からの位相誤差の遅れ進み符号Φにしたがって、入力ク
ロツクＣＬＫを、位相遅れ時はカウントアツプし、位相
進み時はカウンタダウンしてカウント値Ｃを加算器３へ
出力する。
加算減算セレクタ２は、位相同期ループＰＬＬの位相検
出器１０からの誤差補正値ΔＦの加算／減算を選択信号
ＳＥＬにより選択して、加算時はΔＦ値を加算器３へ出
力し、減算時はΔＦ反転値を加算器３へ出力する。
出器１０からの誤差補正値ΔＦの加算／減算を選択信号
ＳＥＬにより選択して、加算時はΔＦ値を加算器３へ出
力し、減算時はΔＦ反転値を加算器３へ出力する。
加算器３は、カウンタ１の出力のカウント値Ｃと、加算
減算セレクタ２の出力のΔＦ値又はΔＦ反転値とを加算
して、所定ビットの加算値Ａを出力セレクタ４へ出力し
、所定ビットより１ビア １・下位のＬＳＢピッｌ−０
１３を検出部４へ出力する。
減算セレクタ２の出力のΔＦ値又はΔＦ反転値とを加算
して、所定ビットの加算値Ａを出力セレクタ４へ出力し
、所定ビットより１ビア １・下位のＬＳＢピッｌ−０
１３を検出部４へ出力する。
検出部４は、加算器３の出力への所定ビ・ノドより１ビ
ット下位のＬＳＢビットＤ１３と、位相検出器１０から
の位相誤差の遅れ進み符号Φと、スイープ／ １−ラッ
ク状態を指定する状態信＋８８をゲート処理して、トラ
ンク状態において加算器３の出力へのオーバフロー又は
アンダフローを検出して検出信号ｄを発生する。
ット下位のＬＳＢビットＤ１３と、位相検出器１０から
の位相誤差の遅れ進み符号Φと、スイープ／ １−ラッ
ク状態を指定する状態信＋８８をゲート処理して、トラ
ンク状態において加算器３の出力へのオーバフロー又は
アンダフローを検出して検出信号ｄを発生する。
出力セレクタ５は、検出部４の検出信号ｄ２により駆動
され加算器３の出力値への代りに検出部４の変換信号ｄ
１を選択して出力への所定ビットの総てのビットを同時
に論理値１１又は論理値りとして電圧制御発振器２０へ
出力させる。
され加算器３の出力値への代りに検出部４の変換信号ｄ
１を選択して出力への所定ビットの総てのビットを同時
に論理値１１又は論理値りとして電圧制御発振器２０へ
出力させる。
本発明のディジタル・ループフィルタは、加算器３の出
力Ａ、即ち検出誤差の積分値であるカウンタ１のカラン
、Ｉ・植Ｃと位相検出器１０からの誤差補正値ΔＦの和
又は差が所定ビットからオーバフロー又はアンダフロー
すると、それを検出する検出部４の検出出力ｄ（ｄＬｄ
２）が、出力セレクタ４の出力の所定ピッＩ・の総てを
、自動的に゛オールＨ゛又は゛オールＬ゛とする。その
ため、次段の電圧制御発振器２０への出力値が急激に変
わることがなくなり電圧制御発振器２０の制御が徐々に
行われるので、本発明のディジタル・ループフィルタと
電圧制御発振器２０１位相検出器１０とで構成する位相
同期ループＰＬＬが引込状態から外れることが防止され
問題は解決される。
力Ａ、即ち検出誤差の積分値であるカウンタ１のカラン
、Ｉ・植Ｃと位相検出器１０からの誤差補正値ΔＦの和
又は差が所定ビットからオーバフロー又はアンダフロー
すると、それを検出する検出部４の検出出力ｄ（ｄＬｄ
２）が、出力セレクタ４の出力の所定ピッＩ・の総てを
、自動的に゛オールＨ゛又は゛オールＬ゛とする。その
ため、次段の電圧制御発振器２０への出力値が急激に変
わることがなくなり電圧制御発振器２０の制御が徐々に
行われるので、本発明のディジタル・ループフィルタと
電圧制御発振器２０１位相検出器１０とで構成する位相
同期ループＰＬＬが引込状態から外れることが防止され
問題は解決される。
第２図は本発明の実施例のディジタル・ループフィルタ
の構成を示すブロック図である。
の構成を示すブロック図である。
第２図のブロック図において、カウンタ１は、アップダ
ウンカウンタ１１で構成され１、位相同期ループＰＬＬ
の位相検出器１０からの位相誤差の遅れ進み符号Φ（位
相遅れ時は論理値して位相進み時は論理値Ｈの符号）に
より起動され、符号Φの位相遅れ時には入力クロックＣ
ＬＫによりカウントアツプし、位相進み時には入力クロ
ックＣＬＫによりカウンタダウンして、計数結果のカウ
ント値Ｃを１２ピント符号として加算器３へ出力する。
ウンカウンタ１１で構成され１、位相同期ループＰＬＬ
の位相検出器１０からの位相誤差の遅れ進み符号Φ（位
相遅れ時は論理値して位相進み時は論理値Ｈの符号）に
より起動され、符号Φの位相遅れ時には入力クロックＣ
ＬＫによりカウントアツプし、位相進み時には入力クロ
ックＣＬＫによりカウンタダウンして、計数結果のカウ
ント値Ｃを１２ピント符号として加算器３へ出力する。
加算減算セレクタ２は、１２ビットのセレクタ２１で構
成され、位相同期ループＰＬＬの位相検出器１０からの
１２ビットの誤差補正値ΔＦを入力し、選択信号ＳＥＬ
により加算／減算を選択して、加算時はΔＦ値を加算器
３へ出力し、減算時はΔＦ反転値を加算器３へ出力する
。
成され、位相同期ループＰＬＬの位相検出器１０からの
１２ビットの誤差補正値ΔＦを入力し、選択信号ＳＥＬ
により加算／減算を選択して、加算時はΔＦ値を加算器
３へ出力し、減算時はΔＦ反転値を加算器３へ出力する
。
加算器３は、１２ビットの加算器３１で構成され、通常
はカウンタ１からの１２ビットのカウント値Ｃと加算減
算セレクタ２からの１２ビットのΔＦ値又はΔＦ反転値
を加算して、加算結果として１２ビットの出力値へを出
力セレクタ４へ出力するが、位相検出器１０の誤差が急
激に変化して、加算器３の出力Ａが大きくなりオーバフ
ローすると、出力への所定の１２ビットより１ビット下
位の１３ビット目のＬＳＢ符号Ｄ１３の論理値りがＨに
変り、加算器３の出力Ａが小さ（なってアンダフローす
ると、ＬＳＢ符号０１３の論理値ＨがＬに変る。加算器
３は、ごのＬＳＢ符号Ｄ１３を後述のオーバフロー・ア
ンダフローを検出する検出部４へ出力する。
はカウンタ１からの１２ビットのカウント値Ｃと加算減
算セレクタ２からの１２ビットのΔＦ値又はΔＦ反転値
を加算して、加算結果として１２ビットの出力値へを出
力セレクタ４へ出力するが、位相検出器１０の誤差が急
激に変化して、加算器３の出力Ａが大きくなりオーバフ
ローすると、出力への所定の１２ビットより１ビット下
位の１３ビット目のＬＳＢ符号Ｄ１３の論理値りがＨに
変り、加算器３の出力Ａが小さ（なってアンダフローす
ると、ＬＳＢ符号０１３の論理値ＨがＬに変る。加算器
３は、ごのＬＳＢ符号Ｄ１３を後述のオーバフロー・ア
ンダフローを検出する検出部４へ出力する。
検出部４は、インパーク４１．アンドゲート４２゜ＥＸ
−ＮＯＲゲート４３．アンドゲート４４．インバータ４
５で構成され、アンドゲート４２． ＥＸ−ＮＯＲゲー
ト４３は、加算器３の出力の１２ビットより１ビット下
位のＬＳＢビットＤ１３と、位相検出器１０からの位相
誤差の遅れ進み符号Φをインバータ４１で反転した符号
とを入力して夫々ゲート処理し、アンドゲート４２の処
理出力の変換信号ｄ１が、加算器３からの１２ビット出
力Ａと共に出力セレクタ５に入力される。
−ＮＯＲゲート４３．アンドゲート４４．インバータ４
５で構成され、アンドゲート４２． ＥＸ−ＮＯＲゲー
ト４３は、加算器３の出力の１２ビットより１ビット下
位のＬＳＢビットＤ１３と、位相検出器１０からの位相
誤差の遅れ進み符号Φをインバータ４１で反転した符号
とを入力して夫々ゲート処理し、アンドゲート４２の処
理出力の変換信号ｄ１が、加算器３からの１２ビット出
力Ａと共に出力セレクタ５に入力される。
また、ＥＸ−ＮＯＲゲート４３の出力はアンドゲート４
４に入力され、外部からのスイープ／ トラックを指定
する状態信号Ｓ（スイープ時は論理値りをとる）とアン
ド処理され、その処理出力の信号ｄ２がアップダウンカ
ウンタ１１のＥＮＡＢＬＥ端子と出力セレクタ５のセレ
クト信号端子に入力される。
４に入力され、外部からのスイープ／ トラックを指定
する状態信号Ｓ（スイープ時は論理値りをとる）とアン
ド処理され、その処理出力の信号ｄ２がアップダウンカ
ウンタ１１のＥＮＡＢＬＥ端子と出力セレクタ５のセレ
クト信号端子に入力される。
検出部４のアンドゲート５４は、状態信号Ｓが論理値■
をとるトラック状態において、アップダウンカウンタ１
１のカウントアンプ時のオーバフローを検出し、カウン
トダウン時のアンダフローを検出する。又その時、その
アンド処理出力の信号ｄ２、即ち検出信号ｄ２が、アッ
プダウンカウンタ１１の計数動作を停止させ、オーバフ
ロー時又はアンダーフロー時の値を保持する。そして同
時に、検出信号ｄ２が出力セレクタ５を起動する。
をとるトラック状態において、アップダウンカウンタ１
１のカウントアンプ時のオーバフローを検出し、カウン
トダウン時のアンダフローを検出する。又その時、その
アンド処理出力の信号ｄ２、即ち検出信号ｄ２が、アッ
プダウンカウンタ１１の計数動作を停止させ、オーバフ
ロー時又はアンダーフロー時の値を保持する。そして同
時に、検出信号ｄ２が出力セレクタ５を起動する。
出力セレクタ５は、１２ビットのセレクタ５１で構成さ
れ、オーバーフロー時は前記の検出信号ｄ２により、変
換信号ｄ１を選択して所定の１２ビットの出力の総ての
ビットを同時に論理値Ｈとし、アンダーフロー時は前記
の検出信号ｄ２をインバータ４５で符号反転した検出信
号ｄ２’により、総てのビ・ノドを同時に論理値りとし
て電圧制御発振器２０へ出力させる。
れ、オーバーフロー時は前記の検出信号ｄ２により、変
換信号ｄ１を選択して所定の１２ビットの出力の総ての
ビットを同時に論理値Ｈとし、アンダーフロー時は前記
の検出信号ｄ２をインバータ４５で符号反転した検出信
号ｄ２’により、総てのビ・ノドを同時に論理値りとし
て電圧制御発振器２０へ出力させる。
即ち、本発明の実施例のディジタル・ループフィルタは
、このようにして、オーバーフロー・アンダーフローの
時に、出力セレクタ５の出力が従来例のごとく急激に上
下することを防ぐことによって、電圧制御発振器２０の
制御が不能になるのを防止している。
、このようにして、オーバーフロー・アンダーフローの
時に、出力セレクタ５の出力が従来例のごとく急激に上
下することを防ぐことによって、電圧制御発振器２０の
制御が不能になるのを防止している。
本発明の実施例の出力セレクタ５は、正常時には加算器
３の出力値へ、即ちカウンタ１のカウント値Ｃと位相検
出器１０からの誤差補正値ΔＦとの和又は差の値を、位
相検出器１０からの位相遅れ進み符号Φにしたがって、
次段の電圧制御発振器２０へ出力するが、前記のカウン
ト値Ｃと誤差補正値ΔＦとの和又は差の値がオーバフロ
ー又はアンダフローすると、検出器４の検出信号ｄ２に
より、変換信号ｄ１を選択して、出力セレクタ５の出力
を自動的に゛オールＨ゛又は“オールＬ゛ とするため
、次段の電圧制御発振器２０への出力値が急激に変わる
ことがなくなり電圧制御発振器２０の制御が徐々に行わ
れる。従って、本実施例のディジタル・ループフィルタ
と電圧制御発振器２０５位相検出器１０とで構成する位
相同期ループＰＬＬがオーバフロー又はアンダフロー時
に、引込状態から外れることが防止されるので問題はな
い。
３の出力値へ、即ちカウンタ１のカウント値Ｃと位相検
出器１０からの誤差補正値ΔＦとの和又は差の値を、位
相検出器１０からの位相遅れ進み符号Φにしたがって、
次段の電圧制御発振器２０へ出力するが、前記のカウン
ト値Ｃと誤差補正値ΔＦとの和又は差の値がオーバフロ
ー又はアンダフローすると、検出器４の検出信号ｄ２に
より、変換信号ｄ１を選択して、出力セレクタ５の出力
を自動的に゛オールＨ゛又は“オールＬ゛ とするため
、次段の電圧制御発振器２０への出力値が急激に変わる
ことがなくなり電圧制御発振器２０の制御が徐々に行わ
れる。従って、本実施例のディジタル・ループフィルタ
と電圧制御発振器２０５位相検出器１０とで構成する位
相同期ループＰＬＬがオーバフロー又はアンダフロー時
に、引込状態から外れることが防止されるので問題はな
い。
以上説明した如く、本発明によれば、位相同期ループＰ
ＬＬを構成するディジタル・ループフィルタが、何かの
原因で入力の位相検出器の誤差が急激に変化してオーバ
フロー又はアンダフローしても、その時は検出誤差を積
分するカウンタを停止させ、電圧制御発振器への出力を
正側の限度値゛オールＨ”又は負側の限度値′オールＬ
゛とするので、電圧制御発振器の電圧制御が不能となる
ことはなくなり、位相同期ループｒ’ＬＬが同期外れの
状態になることを防止する効果が得られる。
ＬＬを構成するディジタル・ループフィルタが、何かの
原因で入力の位相検出器の誤差が急激に変化してオーバ
フロー又はアンダフローしても、その時は検出誤差を積
分するカウンタを停止させ、電圧制御発振器への出力を
正側の限度値゛オールＨ”又は負側の限度値′オールＬ
゛とするので、電圧制御発振器の電圧制御が不能となる
ことはなくなり、位相同期ループｒ’ＬＬが同期外れの
状態になることを防止する効果が得られる。
第１図は本発明のディジタル・ループフィルタの構成を
示す原理図、 第２図は本発明の実施例のディジタル・ループフィルタ
の構成を示すブロック図、 第３図は従来例のディジタル・ループフィルタのブロッ
ク図、 第４図は従来例の動作を説明するための説明図である。 図において、 ｌはカウンタ、 １１はアップダウンカウンタ、 ２は加算減算セレクタ、 ３は加算器、 ４は検出部、 ５は出力セレクタである。
示す原理図、 第２図は本発明の実施例のディジタル・ループフィルタ
の構成を示すブロック図、 第３図は従来例のディジタル・ループフィルタのブロッ
ク図、 第４図は従来例の動作を説明するための説明図である。 図において、 ｌはカウンタ、 １１はアップダウンカウンタ、 ２は加算減算セレクタ、 ３は加算器、 ４は検出部、 ５は出力セレクタである。
Claims (1)
- 【特許請求の範囲】 位相検出器（１０）からの位相誤差の遅れ進み符号Φに
より入力クロックＣＬＫをカウンタ（１）でカウントし
検出誤差を積分したカウント値Ｃと前記位相検出器（１
０）からの誤差補正値ΔＦを極性選択（２）して加算器
（３）で加算した出力値Ａを電圧制御発振器（２０）へ
出力するディジタル・ループフィルタにおいて、 該加算器（３）の出力の所定ビットより１ビット下位の
ビット（Ｄ１３）と位相検出器（１０）からの位相誤差
の遅れ進みの符号（Φ）をゲート処理して、トラック状
態において前記加算器（３）の出力のオーバフロー又は
アンダフローを検出する検出器（４）を具え、 該検出器（４）の出力（ｄ１、ｄ２）により前記カウン
タ（１）の計数動作を停止させ同時に出力値Ａの所定ビ
ットの総てを論理値Ｈ又は論理値Ｌとして（５）電圧制
御発振器（２０）へ出力させることを特徴としたディジ
タル・ループフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321817A JPH0770993B2 (ja) | 1987-12-18 | 1987-12-18 | ディジタル・ループフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321817A JPH0770993B2 (ja) | 1987-12-18 | 1987-12-18 | ディジタル・ループフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162416A true JPH01162416A (ja) | 1989-06-26 |
| JPH0770993B2 JPH0770993B2 (ja) | 1995-07-31 |
Family
ID=18136749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321817A Expired - Lifetime JPH0770993B2 (ja) | 1987-12-18 | 1987-12-18 | ディジタル・ループフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770993B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072416A (ja) * | 1983-09-29 | 1985-04-24 | Fujitsu Ltd | 標本化クロツク再生方式 |
-
1987
- 1987-12-18 JP JP62321817A patent/JPH0770993B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072416A (ja) * | 1983-09-29 | 1985-04-24 | Fujitsu Ltd | 標本化クロツク再生方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770993B2 (ja) | 1995-07-31 |
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