JPS62269531A - 同期信号抽出回路 - Google Patents
同期信号抽出回路Info
- Publication number
- JPS62269531A JPS62269531A JP61112725A JP11272586A JPS62269531A JP S62269531 A JPS62269531 A JP S62269531A JP 61112725 A JP61112725 A JP 61112725A JP 11272586 A JP11272586 A JP 11272586A JP S62269531 A JPS62269531 A JP S62269531A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- change point
- synchronization signal
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送における受信ディジタル信号
に含まれる同期信号を抽出する同期信号抽出回路に係シ
、特に、ジッタの多いディジタル信号からの同期信号の
抽出に好適な同期信号抽出回路に関する。
に含まれる同期信号を抽出する同期信号抽出回路に係シ
、特に、ジッタの多いディジタル信号からの同期信号の
抽出に好適な同期信号抽出回路に関する。
従来の同期信号抽出回路は、ディジタル論理回路構成の
ＰＬＬ回路を採用し、特開昭６０−７２３４５号公報に
記載のように、入力信号と同期信号の位相比較出力を１
位相進みまたは位相遅れの２値で判定し、同期信号の位
相を制御するようになっている。つまシ、位相比較器は
抽出した同期信号と入力信号の変化点の位相差を、同期
信号の位相が入力信号の位相よシ進んでいるか遅れてい
るのいずれかで判定している。
ＰＬＬ回路を採用し、特開昭６０−７２３４５号公報に
記載のように、入力信号と同期信号の位相比較出力を１
位相進みまたは位相遅れの２値で判定し、同期信号の位
相を制御するようになっている。つまシ、位相比較器は
抽出した同期信号と入力信号の変化点の位相差を、同期
信号の位相が入力信号の位相よシ進んでいるか遅れてい
るのいずれかで判定している。
入力信号の′０”と′１″′を正確に判定するためには
、第３図に示すように、入力信号Ａ１に同期する同期信
号Ａ６を同期信号抽出回路で抽出し、該同期信号Ａ６か
ら入力信号Ａ１のビット中央位置を示すタイミング信号
Ａ７を得て、このタイミング信号位置で判定する必要が
ある。
、第３図に示すように、入力信号Ａ１に同期する同期信
号Ａ６を同期信号抽出回路で抽出し、該同期信号Ａ６か
ら入力信号Ａ１のビット中央位置を示すタイミング信号
Ａ７を得て、このタイミング信号位置で判定する必要が
ある。
入力信号Ａ１は、実際に同期信号抽出回路に入力してく
るときは、正規の変化点に対しである一定量だけ前後に
ずれた点で変化するようなジッタを含む信号Ａ２となる
場合がある。この場合、同期信号Ａ４は、本来の入力信
号Ａ１の前方にずれた変化点に立下シのタイミングがく
る信号Ａ３と、後方にずれた信号Ａ５との中間で不定と
なる。従来の同期信号抽出回路では、信号Ａ４が信号Ａ
３とＡ５の中間のどの位置にあっても、位相比較器の出
力はアップダウンカウンタで平滑・相殺されてしまい、
同期信号の位相補正はされない。っまシ、従来の同期信
号抽出回路は、ジッタのため変化点の位相がずれて２極
分化する場合については配慮していない。従って、同期
信号の位相が不定となる領域があシ、その範囲が大きい
と、入力信号のビットの中央位置が正確に得られなくな
ってしまう。このため、入力信号のジッタが小さい場合
にしかディジタル回路構成のＰＬＬを用いた同期信号抽
出回路が使えないという問題点がある。
るときは、正規の変化点に対しである一定量だけ前後に
ずれた点で変化するようなジッタを含む信号Ａ２となる
場合がある。この場合、同期信号Ａ４は、本来の入力信
号Ａ１の前方にずれた変化点に立下シのタイミングがく
る信号Ａ３と、後方にずれた信号Ａ５との中間で不定と
なる。従来の同期信号抽出回路では、信号Ａ４が信号Ａ
３とＡ５の中間のどの位置にあっても、位相比較器の出
力はアップダウンカウンタで平滑・相殺されてしまい、
同期信号の位相補正はされない。っまシ、従来の同期信
号抽出回路は、ジッタのため変化点の位相がずれて２極
分化する場合については配慮していない。従って、同期
信号の位相が不定となる領域があシ、その範囲が大きい
と、入力信号のビットの中央位置が正確に得られなくな
ってしまう。このため、入力信号のジッタが小さい場合
にしかディジタル回路構成のＰＬＬを用いた同期信号抽
出回路が使えないという問題点がある。
本発明の目的は、大きなジッタを含むため変化点の位相
が２極分化しているような入力信号に対しても、入力信
号の正規の変化点（ジッタを含まない場合の変化点）に
同期した同期信号を抽出できるディジタル論理回路構成
の同期信号抽出回路を提供することにある。
が２極分化しているような入力信号に対しても、入力信
号の正規の変化点（ジッタを含まない場合の変化点）に
同期した同期信号を抽出できるディジタル論理回路構成
の同期信号抽出回路を提供することにある。
上記目的は、ディジタル入力信号の変化点を検出する変
化点検出回路と、基準クロックパルスを計数し分周する
分周数可変の分周回路と、前記変化点検出回路によシ前
記変化点が検出されたときの分周回路の計数値を符号付
２進数とみなしてｖ！′Ｉ算・累積する加算累積回路と
、該加算累積回路の累積値が正または負の一定値を超え
たときに前記分周回路の分周数を変化させて該分周回路
の出力位相を補正する制御回路とを設けて同期信号抽出
回路を構成し、前記分周回路の分周出力を同期信号とす
ることで、達成される。
化点検出回路と、基準クロックパルスを計数し分周する
分周数可変の分周回路と、前記変化点検出回路によシ前
記変化点が検出されたときの分周回路の計数値を符号付
２進数とみなしてｖ！′Ｉ算・累積する加算累積回路と
、該加算累積回路の累積値が正または負の一定値を超え
たときに前記分周回路の分周数を変化させて該分周回路
の出力位相を補正する制御回路とを設けて同期信号抽出
回路を構成し、前記分周回路の分周出力を同期信号とす
ることで、達成される。
変化点検出回路は、入力信号が変化した時にパルスを発
生し、加算・累積回路は前記変化点検出回路の出力パル
スが発生した時の分周回路のカウント値をそれまでの累
積値に加算しその和を保持する。制御回路は、加算・累
積回路に保持された値が正または負の一定値を超えた場
合に、分周回路に対して位相制御信号を出すとともに、
加算・累積回路の累積値を初期設定する。分周回路はク
ロックを分周して同期信号を出力するが、制御回路から
の位相制御信号を受けると、分周数を増減して同期信号
の位相を進めたシ、遅らせたシする。
生し、加算・累積回路は前記変化点検出回路の出力パル
スが発生した時の分周回路のカウント値をそれまでの累
積値に加算しその和を保持する。制御回路は、加算・累
積回路に保持された値が正または負の一定値を超えた場
合に、分周回路に対して位相制御信号を出すとともに、
加算・累積回路の累積値を初期設定する。分周回路はク
ロックを分周して同期信号を出力するが、制御回路から
の位相制御信号を受けると、分周数を増減して同期信号
の位相を進めたシ、遅らせたシする。
これによシ、分周回路から出力される同期信号は入力信
号の平均的な位相と同期する。したがって、入力信号が
大きなジッタを含む場合でも、同期信号の位相は入力信
号との位相差が平均してゼロとなるような位置に固定さ
れる。入力信号は通常、変化点の平均的位相位置と正規
の変化点が一致しているので、同期信号の位相は入力信
号の正規の変化点位置に位相同期する。
号の平均的な位相と同期する。したがって、入力信号が
大きなジッタを含む場合でも、同期信号の位相は入力信
号との位相差が平均してゼロとなるような位置に固定さ
れる。入力信号は通常、変化点の平均的位相位置と正規
の変化点が一致しているので、同期信号の位相は入力信
号の正規の変化点位置に位相同期する。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。
説明する。
第１図は本発明の一実施例に係る同期信号抽出回路の構
成図である。
成図である。
本実施例では、変化点検出回路をＤフリップ７０ツブ９
と排他的論理和ゲート１ｏで構成し、分周回路を分周器
５とＤ７リツプ７０ツブ１２で構成し、加算・累積回路
を加算器２とレジスタ３で構成し２である。
と排他的論理和ゲート１ｏで構成し、分周回路を分周器
５とＤ７リツプ７０ツブ１２で構成し、加算・累積回路
を加算器２とレジスタ３で構成し２である。
信号入力端子６から入力する入力信号ＢｌはＤクリップ
７０ツブ９のＤ入力端子に印加され、Ｄフリップフロッ
プ９のＱ登シ前記入カ信号Ｂ１との排他的論理和かグー
） １０でとられ、変化点信号Ｂ２としてレジスタ３の
Ｌ入力に供給される。クロック入力端子７に供給される
基準クロックＢ３（入力信号Ｂ１のビットレートの略１
６倍の周波数）は、Ｄ７リツプフロツプ９，１２．分周
器５．レジスタ３の各クロック端子ＣＫに入力される。
７０ツブ９のＤ入力端子に印加され、Ｄフリップフロッ
プ９のＱ登シ前記入カ信号Ｂ１との排他的論理和かグー
） １０でとられ、変化点信号Ｂ２としてレジスタ３の
Ｌ入力に供給される。クロック入力端子７に供給される
基準クロックＢ３（入力信号Ｂ１のビットレートの略１
６倍の周波数）は、Ｄ７リツプフロツプ９，１２．分周
器５．レジスタ３の各クロック端子ＣＫに入力される。
分周器５は、後述する制御回路４の出力制御信号が入力
Ａ、 Ｂ、 Ｃ，Ｄに入力することにより、基準クロッ
クＢ３を１／１５．１／１６．１／１７分周する。すな
わち、分周器５は、カウント値が′１５”（最上位ビッ
トを符号ビットと見なした時には−１”）の時ＣＯ端子
にパルスを出力する。このパルスはＤフリップフロップ
１２で１クロック分遅らされて、分周器５のＬ入力に伝
えられる。分周器５は、Ｌ入力が″１”の時には、次の
クロックでカウント値をＡ、 Ｂ、 Ｃ，Ｄの入力の値
に設定し直す。この場合り入力は、カウント値加”の時
に１１”となるので、この時Ａ、 Ｂ、 Ｃ，Ｄの入力
値が′１″であれば次のクロックでカウント値を１”と
し、通常の１／１６分周回路となる。Ａ、 Ｂ、 Ｃ，
Ｄの入力値が″Ｏ″の場合には、カウント値が′″０”
の状態が２回続き、１／１７分周回路となる。Ａ、 Ｂ
、 Ｃ，Ｄの入力値が″２”の場合にはカウント値＠１
″の状態がなくなり１／１５分周回路となる。
Ａ、 Ｂ、 Ｃ，Ｄに入力することにより、基準クロッ
クＢ３を１／１５．１／１６．１／１７分周する。すな
わち、分周器５は、カウント値が′１５”（最上位ビッ
トを符号ビットと見なした時には−１”）の時ＣＯ端子
にパルスを出力する。このパルスはＤフリップフロップ
１２で１クロック分遅らされて、分周器５のＬ入力に伝
えられる。分周器５は、Ｌ入力が″１”の時には、次の
クロックでカウント値をＡ、 Ｂ、 Ｃ，Ｄの入力の値
に設定し直す。この場合り入力は、カウント値加”の時
に１１”となるので、この時Ａ、 Ｂ、 Ｃ，Ｄの入力
値が′１″であれば次のクロックでカウント値を１”と
し、通常の１／１６分周回路となる。Ａ、 Ｂ、 Ｃ，
Ｄの入力値が″Ｏ″の場合には、カウント値が′″０”
の状態が２回続き、１／１７分周回路となる。Ａ、 Ｂ
、 Ｃ，Ｄの入力値が″２”の場合にはカウント値＠１
″の状態がなくなり１／１５分周回路となる。
加算器２は、変化点信号Ｂ２がレジスタ３に入力される
毎に分周器５のカウント値Ｂ４をレジスタ３の累積値Ｂ
５と加算し、レジスタ３はその結果を新たな累積値Ｂ５
として保持する。この累積値Ｂ５は、制御回路４に伝え
られる。尚、加算器２及びレジスタ３は８ビツト構成で
あシ、分周器５のカウント値Ｂ４は４ビツトの符号付２
進数と見なされ、８ピツトに符号拡張され加算器２に入
力される。
毎に分周器５のカウント値Ｂ４をレジスタ３の累積値Ｂ
５と加算し、レジスタ３はその結果を新たな累積値Ｂ５
として保持する。この累積値Ｂ５は、制御回路４に伝え
られる。尚、加算器２及びレジスタ３は８ビツト構成で
あシ、分周器５のカウント値Ｂ４は４ビツトの符号付２
進数と見なされ、８ピツトに符号拡張され加算器２に入
力される。
制御回路４は通常は制御データＢ６として１１１ｊ＋を
出力しておシ、分周器５はＡ、 Ｂ、 Ｃ，Ｄ入力値が
′１”となるため１／１６分周器として動作する。しか
し、累積値Ｂ５が正の一定値（例えば６４）を超えた場
合には制御データＢ６としてＯ”を出力し、分周器５を
１／１７分周器として動作させる。一方、負の一定値（
例えば−６３）を下回った場合には、制御データＢ６と
してＩ２″を出力し、分周器５を１７１５分周器として
動作させる。制御データＢ６としてＯ”または′２″を
出力した場合には、分周器が１回１／１５分周器または
１／１７分周器として動作した後、レジスタ３をクリア
し、制御データＢ６を＠１”に戻す。
出力しておシ、分周器５はＡ、 Ｂ、 Ｃ，Ｄ入力値が
′１”となるため１／１６分周器として動作する。しか
し、累積値Ｂ５が正の一定値（例えば６４）を超えた場
合には制御データＢ６としてＯ”を出力し、分周器５を
１／１７分周器として動作させる。一方、負の一定値（
例えば−６３）を下回った場合には、制御データＢ６と
してＩ２″を出力し、分周器５を１７１５分周器として
動作させる。制御データＢ６としてＯ”または′２″を
出力した場合には、分周器が１回１／１５分周器または
１／１７分周器として動作した後、レジスタ３をクリア
し、制御データＢ６を＠１”に戻す。
分周器５の出力Ｑ、から出力されるカウンタ値Ｂ４の最
上位ピッ）Ｂ７は遅延素子１を通して出力端子８に出力
され、同期信号Ｂ８が得られる。
上位ピッ）Ｂ７は遅延素子１を通して出力端子８に出力
され、同期信号Ｂ８が得られる。
第２図は第１図に示す同期信号抽出回路の動作を示すタ
イミングチャートである。
イミングチャートである。
送信信号ＢＯが伝送路を伝わってくる間に信号にジッタ
が加わシ、ジッタによシ変化点が２極化する入力信号Ｂ
１として入力端子６に入力してくる。この時、変化点信
号Ｂ２は、ｔｏのタイミングで出る場合とｔ２のタイミ
ングで出る場合がある。
が加わシ、ジッタによシ変化点が２極化する入力信号Ｂ
１として入力端子６に入力してくる。この時、変化点信
号Ｂ２は、ｔｏのタイミングで出る場合とｔ２のタイミ
ングで出る場合がある。
変化点信号Ｂ２がｔｌのタイミングで出現した場合には
レジスタ３には′−２１が加えられ、変化点信号Ｂ２が
ｔ２のタイミングで出現した場合にはレジスタ３に１＋
２′が加えられていく。ｔｌとｔ２での変化点信号Ｂ２
の出現確率が同じであれば、レジスタ３の累積値Ｂ５は
＋６４又は−６３を超えることはない。カウント値Ｂ４
の位相が１クロック分前にずれると、１１．１２でのカ
ウント値Ｂ４はそれぞれ′−１″’、 ”＋３”となシ
、レジスタ３の累積値は最終的に＋６４を超え、分周器
５が１回だけ１／１７分周器として動作し、カウントＢ
４の位相が１クロック分うしろに戻され、正規の位置と
なる。カウント値Ｂ４の位相がうしろにずれた場合にも
、同様にして、レジスタ値が−６３を下回ることになシ
、分周器５が１回１／１５分周器として動作し、カウン
ト値Ｂ４の位相を補正する。このようにして、カウント
値Ｂ４の位相は元の送信信号とほぼ一定の位相関係とな
る。
レジスタ３には′−２１が加えられ、変化点信号Ｂ２が
ｔ２のタイミングで出現した場合にはレジスタ３に１＋
２′が加えられていく。ｔｌとｔ２での変化点信号Ｂ２
の出現確率が同じであれば、レジスタ３の累積値Ｂ５は
＋６４又は−６３を超えることはない。カウント値Ｂ４
の位相が１クロック分前にずれると、１１．１２でのカ
ウント値Ｂ４はそれぞれ′−１″’、 ”＋３”となシ
、レジスタ３の累積値は最終的に＋６４を超え、分周器
５が１回だけ１／１７分周器として動作し、カウントＢ
４の位相が１クロック分うしろに戻され、正規の位置と
なる。カウント値Ｂ４の位相がうしろにずれた場合にも
、同様にして、レジスタ値が−６３を下回ることになシ
、分周器５が１回１／１５分周器として動作し、カウン
ト値Ｂ４の位相を補正する。このようにして、カウント
値Ｂ４の位相は元の送信信号とほぼ一定の位相関係とな
る。
本発明によれば、ジッタによシ変化点位相が２分してし
まった入力信号に対しても、論理回路のみで正確に同期
信号を抽出できる効果がある。
まった入力信号に対しても、論理回路のみで正確に同期
信号を抽出できる効果がある。
第１図は本発明の一実施例に係る同期信号抽出回路の構
成図、第２図は第１図に示す回路の動作タイミングチャ
ート、第３図は従来回路のタイミングチャートである。 ２・・・加算器、３・・・レジスタ、４・・・制御回路
、５・・・分周器、６・・・信号入力端子、７・・・基
準クロック入力端子、８・・・同期信号出力端子、９，
１２・・・Ｄ ニアリップ７０ツブ、１０・・・排他的
論理和ゲート。 代理人 弁理士 秋 本 正 実 第１図 Ｂ１
成図、第２図は第１図に示す回路の動作タイミングチャ
ート、第３図は従来回路のタイミングチャートである。 ２・・・加算器、３・・・レジスタ、４・・・制御回路
、５・・・分周器、６・・・信号入力端子、７・・・基
準クロック入力端子、８・・・同期信号出力端子、９，
１２・・・Ｄ ニアリップ７０ツブ、１０・・・排他的
論理和ゲート。 代理人 弁理士 秋 本 正 実 第１図 Ｂ１
Claims (1)
- １、シリアルデータとして供給されるディジタル信号か
ら同期信号を抽出して出力する同期信号抽出回路におい
て、前記デイジタル信号の変化点を検出する変化点検出
回路と、基準クロックパルスを計数し分周する分周数可
変の分周回路と、前記変化点検出回路により前記変化点
が検出された時の前記分周回路の計数値を符号付２進数
とみなして加算・累積する加算累積回路と、この加算・
累積回路の累積値が正または負の一定値を超えた時に前
記分周回路の分周数を変化させて該分周回路の出力位相
を補正する制御回路を設け、前記分周回路の分周出力を
同期信号として出力することを特徴とする同期信号抽出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112725A JPH0728278B2 (ja) | 1986-05-19 | 1986-05-19 | 同期信号抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112725A JPH0728278B2 (ja) | 1986-05-19 | 1986-05-19 | 同期信号抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269531A true JPS62269531A (ja) | 1987-11-24 |
| JPH0728278B2 JPH0728278B2 (ja) | 1995-03-29 |
Family
ID=14593971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112725A Expired - Lifetime JPH0728278B2 (ja) | 1986-05-19 | 1986-05-19 | 同期信号抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728278B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174838A (ja) * | 1989-09-22 | 1991-07-30 | Nec Corp | クロツクジツタ抑圧回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014525A (ja) * | 1983-07-06 | 1985-01-25 | Alps Electric Co Ltd | 高周波発振器 |
| JPS6072345A (ja) * | 1983-09-28 | 1985-04-24 | Hitachi Ltd | デイジタル信号位相同期回路 |
-
1986
- 1986-05-19 JP JP61112725A patent/JPH0728278B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014525A (ja) * | 1983-07-06 | 1985-01-25 | Alps Electric Co Ltd | 高周波発振器 |
| JPS6072345A (ja) * | 1983-09-28 | 1985-04-24 | Hitachi Ltd | デイジタル信号位相同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174838A (ja) * | 1989-09-22 | 1991-07-30 | Nec Corp | クロツクジツタ抑圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728278B2 (ja) | 1995-03-29 |
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