JPH01163796A - 駆動回路 - Google Patents
駆動回路Info
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- JPH01163796A JPH01163796A JP62321560A JP32156087A JPH01163796A JP H01163796 A JPH01163796 A JP H01163796A JP 62321560 A JP62321560 A JP 62321560A JP 32156087 A JP32156087 A JP 32156087A JP H01163796 A JPH01163796 A JP H01163796A
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- load
- terminal
- side switch
- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
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- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- H03K—PULSE TECHNIQUE
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6285—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、駆動回路に係り、特に、高電圧を要する容量
性マトリクス負荷の駆動に用いて好適な駆動回路に関す
る。
性マトリクス負荷の駆動に用いて好適な駆動回路に関す
る。
容量性負荷の駆動回路は、一般に負荷を充電する為のソ
ース側スイッチと一旦充電された負荷を放電する為のシ
ンク側スイッチとを具備して構成されている。このよう
な容量性負荷の駆動回路に関する従来技術として、例え
ば、特開昭６０−２０８１１９号公報等に記載された技
術が知られている。
ース側スイッチと一旦充電された負荷を放電する為のシ
ンク側スイッチとを具備して構成されている。このよう
な容量性負荷の駆動回路に関する従来技術として、例え
ば、特開昭６０−２０８１１９号公報等に記載された技
術が知られている。
以下、従来技術による駆動回路を図面により説明する。
第２図はシンク側スイッチとしてＮＰＮ トランジスタ
を用いた従来技術による駆動回路の例を示すブロック図
である。第２図において、Ａはロジック回路、Ｂはバッ
ファ回路、ＳＰはソース側スイッチ、ＳＮはシンク側ス
イッチ、ＣＬは負荷である。
を用いた従来技術による駆動回路の例を示すブロック図
である。第２図において、Ａはロジック回路、Ｂはバッ
ファ回路、ＳＰはソース側スイッチ、ＳＮはシンク側ス
イッチ、ＣＬは負荷である。
第２図に示す従来技術の駆動回路は、ソース側スイッチ
ＳＰが高電圧印加端子Ｖ、と出力端子Ｑとの間に設けら
れ、シンク側スイッチＳＮとしてＮＰＮ トランジスタ
が出力端子Ｑと端子■８との間に設けられ、負荷Ｃｔが
出力端子Ｑと端子Ｇとの間に接続されて構成されている
。また、ソース側スイッチＳｐ及びシンク側スイッチＳ
Ｎを入力端子ＩＮに入力された制御信号に応じて動作さ
せる為に、入力信号を処理するロジック回路Ａと、ロジ
ック回路Ａの出力に応じて、ソース側スイッチＳ、とシ
ンク側スイッチＳＮを駆動するバッファ回路Ｂが設けら
れている。ロジック回路Ａとバッファ回路Ｂのｔ源は、
低圧電源端子ｖｃｃより供給される。
ＳＰが高電圧印加端子Ｖ、と出力端子Ｑとの間に設けら
れ、シンク側スイッチＳＮとしてＮＰＮ トランジスタ
が出力端子Ｑと端子■８との間に設けられ、負荷Ｃｔが
出力端子Ｑと端子Ｇとの間に接続されて構成されている
。また、ソース側スイッチＳｐ及びシンク側スイッチＳ
Ｎを入力端子ＩＮに入力された制御信号に応じて動作さ
せる為に、入力信号を処理するロジック回路Ａと、ロジ
ック回路Ａの出力に応じて、ソース側スイッチＳ、とシ
ンク側スイッチＳＮを駆動するバッファ回路Ｂが設けら
れている。ロジック回路Ａとバッファ回路Ｂのｔ源は、
低圧電源端子ｖｃｃより供給される。
第２図の例は、前記端子Ｖ９と端子Ｇが共にＧＮＤに接
続されているが、端子ＶＮを負電源に接続して負荷Ｃｔ
を貫電ポ駆動するようにした例もある。また、端子Ｇに
ついても、他の駆動回路の出力端子に接続される場合も
ある。
続されているが、端子ＶＮを負電源に接続して負荷Ｃｔ
を貫電ポ駆動するようにした例もある。また、端子Ｇに
ついても、他の駆動回路の出力端子に接続される場合も
ある。
次に、第２図に示す駆動回路の動作を説明する。
いま、入力端子ＩＮにソース側スイッチＳＦをオンさせ
る制御信号が印加されると、ロジック回路Ａ、バッファ
回路Ｂを通じてソース側スイッチＳｐのオン駆動が行わ
れ、ソース側スイッチＳＰがオンとなる。高電圧印加端
子Ｖ、に高電圧電源が接続されており、その電圧をｖ、
４．とすると、ソース側スイッチＳＰのオンにより負荷
ＣＬは、はぼＶＫＰの電圧にまで充電される。一般に、
容量性負荷の駆動には特開昭５８−２２１５１７号公報
等にも記載のように立上りの速いパルスを印加すること
が好ましく、その為には電流駆動能力の高い駆動回路が
必要とされる。このため、特開昭５８−２２１５１７号
公報、特開昭６０−２０８１１９号公報等に記載された
駆動回路は、これを実現する為にソース側スイッチＳｐ
としてサイリスタを用いている。
る制御信号が印加されると、ロジック回路Ａ、バッファ
回路Ｂを通じてソース側スイッチＳｐのオン駆動が行わ
れ、ソース側スイッチＳＰがオンとなる。高電圧印加端
子Ｖ、に高電圧電源が接続されており、その電圧をｖ、
４．とすると、ソース側スイッチＳＰのオンにより負荷
ＣＬは、はぼＶＫＰの電圧にまで充電される。一般に、
容量性負荷の駆動には特開昭５８−２２１５１７号公報
等にも記載のように立上りの速いパルスを印加すること
が好ましく、その為には電流駆動能力の高い駆動回路が
必要とされる。このため、特開昭５８−２２１５１７号
公報、特開昭６０−２０８１１９号公報等に記載された
駆動回路は、これを実現する為にソース側スイッチＳｐ
としてサイリスタを用いている。
次に充電された負荷ＣＬを放電する場合、やはり入力端
子ＩＮの制御入力信号によってロジック回路Ａ、バッフ
ァ回路Ｂを通じてシンク側スイッチＳＮをオン駆動する
。なお、ソース側スイッチＳ、、とシンク側スイッチＳ
Ｎは排他動作し同時にオンすることは無いものとする。
子ＩＮの制御入力信号によってロジック回路Ａ、バッフ
ァ回路Ｂを通じてシンク側スイッチＳＮをオン駆動する
。なお、ソース側スイッチＳ、、とシンク側スイッチＳ
Ｎは排他動作し同時にオンすることは無いものとする。
シンク側スイッチＳＮがオンすると、該シンク側スイッ
チＳＮは、電圧ｖ、ＩＰに充電された負荷ＣＬから電流
を引き抜き、負荷ＣＬの放電を行なう。容量性負荷の放
電は、負荷を初期状態に戻すためのものであり、放電パ
ルスの立上り（または立下り）が比較的ゆるやかで良い
。よってこの場合シンク側スイッチＳＮの電流駆動能力
は、ソース側スイッチＳｐに比べ少なくて良い。
チＳＮは、電圧ｖ、ＩＰに充電された負荷ＣＬから電流
を引き抜き、負荷ＣＬの放電を行なう。容量性負荷の放
電は、負荷を初期状態に戻すためのものであり、放電パ
ルスの立上り（または立下り）が比較的ゆるやかで良い
。よってこの場合シンク側スイッチＳＮの電流駆動能力
は、ソース側スイッチＳｐに比べ少なくて良い。
第３図は第２図に示す駆動回路を多数チャンネル集積し
、容量性マトリクス負荷の駆動に通用したものである。
、容量性マトリクス負荷の駆動に通用したものである。
第３図において、５ＰＩ−３Ｐｎはソース側スイッチ、
ＳＨＩ〜ＳＮ１．はシンク側スイッチとしてのＮＰＮト
ランジスタ、ＭＰＩ〜ＭＰｎはＰ−ＭＯＳトランジスタ
、ＣＬＩＩ−ＣＬｔｎは負荷、Ｇ１．Ｇ２はデータ側電
りとしての負荷端子であり、他の符号は第２図の場合と
同一である。第３図ではｎ個のチャンネルを集積した場
合を示し、シンク側ＮＰＮトランジスタ３Ｎ１〜ＳＮ、
ｌを駆動するためのバッファ回路をＰ−ＭＯＳトランジ
スタＭＰＩ〜Ｍ Ｐ ｎにより構成した例を示す。
ＳＨＩ〜ＳＮ１．はシンク側スイッチとしてのＮＰＮト
ランジスタ、ＭＰＩ〜ＭＰｎはＰ−ＭＯＳトランジスタ
、ＣＬＩＩ−ＣＬｔｎは負荷、Ｇ１．Ｇ２はデータ側電
りとしての負荷端子であり、他の符号は第２図の場合と
同一である。第３図ではｎ個のチャンネルを集積した場
合を示し、シンク側ＮＰＮトランジスタ３Ｎ１〜ＳＮ、
ｌを駆動するためのバッファ回路をＰ−ＭＯＳトランジ
スタＭＰＩ〜Ｍ Ｐ ｎにより構成した例を示す。
第３図に示す従来技術による駆動回路は、高電圧印加端
子Ｖ、を共通端子として、高電圧印加端子ＶＦと出力端
子Ｑ１〜Ｑｎとの間に各出力端子毎にソース側スイッチ
Ｓ Ｐ Ｉ ” Ｓ Ｐ ｎが設けられ、また端子ｖＮ
を共通端子として端子■８と出力端子Ｑ１〜Ｑｎとの間
に各出力端子毎にシンク側スイッチとしてのＮＰＮトラ
ンジスタＳＮＩ”ＳＮｎが設けられ、入力端子ＩＮと、
これに入力された制御入力信号を処理する例えばシフト
レジスタ等のロジック回路Ａと、ロジック回路Ａの出力
信号を受けてソース側・シンク側スイッチを駆動するバ
ッファ回路Ｂが設けられて構成されている。各出力端子
Ｑ１〜Ｑｎにはマトリクス状容量性負荷ＣＬＩＩ〜ＣＬ
、、、、 ＣＬｚ、〜ＣＬ！Ｆｌｕ ・・・・・・・
・・の各負荷の−端が接続され、もう一端が負荷端子Ｇ
ｌ、Ｇ２゜・・・・・・・・・に接続されている。
子Ｖ、を共通端子として、高電圧印加端子ＶＦと出力端
子Ｑ１〜Ｑｎとの間に各出力端子毎にソース側スイッチ
Ｓ Ｐ Ｉ ” Ｓ Ｐ ｎが設けられ、また端子ｖＮ
を共通端子として端子■８と出力端子Ｑ１〜Ｑｎとの間
に各出力端子毎にシンク側スイッチとしてのＮＰＮトラ
ンジスタＳＮＩ”ＳＮｎが設けられ、入力端子ＩＮと、
これに入力された制御入力信号を処理する例えばシフト
レジスタ等のロジック回路Ａと、ロジック回路Ａの出力
信号を受けてソース側・シンク側スイッチを駆動するバ
ッファ回路Ｂが設けられて構成されている。各出力端子
Ｑ１〜Ｑｎにはマトリクス状容量性負荷ＣＬＩＩ〜ＣＬ
、、、、 ＣＬｚ、〜ＣＬ！Ｆｌｕ ・・・・・・・
・・の各負荷の−端が接続され、もう一端が負荷端子Ｇ
ｌ、Ｇ２゜・・・・・・・・・に接続されている。
容量性マトリクス負荷として、例えば、ＥＬパネル等が
ある。ＥＬパネルは、その発光開始電圧が２００ｖ程度
と高く、また分極効果を有する為交流駆動が行なわれる
。これに関しては、例えば、特開昭５２−１２３８８３
号公報等に詳しく記載されている。−船釣なＥＬパネル
の構造は、順次選択的に高電圧が印加される走査側電極
と、これに同期して発光・非発光データに応じて比較的
低い電圧が印加されるデータ側電極とが互いに交差して
設けられ、両電極間にＥＬ層が形成されたものである。
ある。ＥＬパネルは、その発光開始電圧が２００ｖ程度
と高く、また分極効果を有する為交流駆動が行なわれる
。これに関しては、例えば、特開昭５２−１２３８８３
号公報等に詳しく記載されている。−船釣なＥＬパネル
の構造は、順次選択的に高電圧が印加される走査側電極
と、これに同期して発光・非発光データに応じて比較的
低い電圧が印加されるデータ側電極とが互いに交差して
設けられ、両電極間にＥＬ層が形成されたものである。
このＥＬパネルは、走査側電極とデータ側電極とに挟ま
れた部分が１つの画素となっており、等測的には容量性
負荷である。
れた部分が１つの画素となっており、等測的には容量性
負荷である。
第３図に示す回路を前記ＥＬパネルの走査側電極の駆動
に適用した場合の動作について以下説明する。この場合
、負荷ＣＬＩＩ〜ＣＬＩＩＩ ＋ Ｃｔｚ＋〜ＣＬ！Ｉ
ｌ＋ ・・・・・・・・・等は、ＥＬパネルの画素の等
価容量に相当し、また負荷端子Ｇｌ、Ｇ２．・・・・・
・・・・等は、データ側電極端子に相当する。
に適用した場合の動作について以下説明する。この場合
、負荷ＣＬＩＩ〜ＣＬＩＩＩ ＋ Ｃｔｚ＋〜ＣＬ！Ｉ
ｌ＋ ・・・・・・・・・等は、ＥＬパネルの画素の等
価容量に相当し、また負荷端子Ｇｌ、Ｇ２．・・・・・
・・・・等は、データ側電極端子に相当する。
いま、端子Ｖアは、正の高電圧ｖＨＰ、端子ｖＮは、０
■にバイアスされているものとする。また、データ側電
極端子Ｇ１．Ｇ２．・・・・・・・・・等には発光デー
タに応じて正電圧或いはＯｖのいずれかが印加されるも
のとする。なお、高電圧ＶＨＰは、ＥＬパネルの発光開
始電圧ｖＴよりも充分高い電圧であり、また、正電圧Ｖ
Ｄは、発光開始電圧ｖ７よりも充分低い電圧ｉ？１ＶＨ
ｐ ＶＤ Ｉ＜ＩＶｔ １（７）関係にあるもの
とする。このような条件で、出力端子Ｑ１に接続した走
査電極を選択し駆動する場合、ソース側スイッチＳ Ｐ
ｌ ””’ Ｓ ＰｍのうちＳ□のみがオンとされ（
よってシンク側スイッチとしてのトランジスタＳ旧はオ
フ）、シンク側スイッチであるトランジスタＳＳＺ〜Ｓ
Ｎ、、がオンとされる。このソース側スイッチＳ□のオ
ン及びシンク側スイッチであるトランジスタＳ、ｌ□〜
ＳＮ、ｌのオンは、ロジック回路Ａの出力信号によりバ
ッファ回路Ｂを通じて駆動させたものである。特に、シ
ンク側スイッチであるＮＰＮトランジスタＳ Ｎｔ””
’ Ｓ Ｎｎのオンは、バッファ回路Ｂ内のＰ−ＭＯＳ
トランジスタＭＰ２〜Ｍ Ｐ ｎがオンして低圧電源端
子ｖｅｃより（端子ＶＣＣには低圧を源が接続されてい
るものとする）ＮＰＮＩ−ランジスタＳＳＺ〜ＳＭｎの
ベース電流を供給したことによる。ソース側スイッチＳ
、のオン及びシンク側スイッチであるトランジスタＳＮ
□〜Ｓ０のオンにより選択された出力端子Ｑ１には正の
高電圧Ｖ）ＩＰが、選択されなかった出力端子Ｑ２〜Ｑ
ｎにはほぼＯＶが夫々出力される。
■にバイアスされているものとする。また、データ側電
極端子Ｇ１．Ｇ２．・・・・・・・・・等には発光デー
タに応じて正電圧或いはＯｖのいずれかが印加されるも
のとする。なお、高電圧ＶＨＰは、ＥＬパネルの発光開
始電圧ｖＴよりも充分高い電圧であり、また、正電圧Ｖ
Ｄは、発光開始電圧ｖ７よりも充分低い電圧ｉ？１ＶＨ
ｐ ＶＤ Ｉ＜ＩＶｔ １（７）関係にあるもの
とする。このような条件で、出力端子Ｑ１に接続した走
査電極を選択し駆動する場合、ソース側スイッチＳ Ｐ
ｌ ””’ Ｓ ＰｍのうちＳ□のみがオンとされ（
よってシンク側スイッチとしてのトランジスタＳ旧はオ
フ）、シンク側スイッチであるトランジスタＳＳＺ〜Ｓ
Ｎ、、がオンとされる。このソース側スイッチＳ□のオ
ン及びシンク側スイッチであるトランジスタＳ、ｌ□〜
ＳＮ、ｌのオンは、ロジック回路Ａの出力信号によりバ
ッファ回路Ｂを通じて駆動させたものである。特に、シ
ンク側スイッチであるＮＰＮトランジスタＳ Ｎｔ””
’ Ｓ Ｎｎのオンは、バッファ回路Ｂ内のＰ−ＭＯＳ
トランジスタＭＰ２〜Ｍ Ｐ ｎがオンして低圧電源端
子ｖｅｃより（端子ＶＣＣには低圧を源が接続されてい
るものとする）ＮＰＮＩ−ランジスタＳＳＺ〜ＳＭｎの
ベース電流を供給したことによる。ソース側スイッチＳ
、のオン及びシンク側スイッチであるトランジスタＳＮ
□〜Ｓ０のオンにより選択された出力端子Ｑ１には正の
高電圧Ｖ）ＩＰが、選択されなかった出力端子Ｑ２〜Ｑ
ｎにはほぼＯＶが夫々出力される。
負荷（すなわち画素） ＣＬｌｌを発光、ＣＬ２＋を非
発光に駆動しようとする場合、データ電極としての負荷
端子Ｇ１は、Ｏｖに、Ｇ２は、正電圧Ｖ。
発光に駆動しようとする場合、データ電極としての負荷
端子Ｇ１は、Ｏｖに、Ｇ２は、正電圧Ｖ。
にバイアスされる。これにより、画素としての負荷ＣＬ
Ｉ １の両端電圧は、ＶＨＦとなり発光開始電圧ＶＴ
を超え発光する。一方、同じ選択走査電極上にあっても
画素としての負荷ＣＬ ２ ＋ は、その両端電圧がＩ
ＶＭＰ−Ｖゎ １となり発光開始電圧Ｖｉに達しない為
発光しない。また、非選択走査電極上の負荷は、その両
端電圧がＯＶ或いは＋ｖｏｌであり、いずれにしても発
光開始電圧Ｖ、に達せず発光しない。
Ｉ １の両端電圧は、ＶＨＦとなり発光開始電圧ＶＴ
を超え発光する。一方、同じ選択走査電極上にあっても
画素としての負荷ＣＬ ２ ＋ は、その両端電圧がＩ
ＶＭＰ−Ｖゎ １となり発光開始電圧Ｖｉに達しない為
発光しない。また、非選択走査電極上の負荷は、その両
端電圧がＯＶ或いは＋ｖｏｌであり、いずれにしても発
光開始電圧Ｖ、に達せず発光しない。
前記選択走査電極すなわち出力端子Ｑ１に接続される負
荷の発光終了後は、これらの負荷の印加電圧の放電が行
なわれる。この放電は、シンク側スイッチであるトラン
ジスタＳ、４．をオン（よってソース側スイッチＳＰＩ
はオフ）とし画素となる負荷ＣＬＩＩ ＊ ｃｔｚ＋
１ ・・・・・・・・・より電流を引き抜くことによ
り行なわれる。このとき、他の出力端子Ｑ２〜Ｑｎの状
態は、変える必要は無く、従って全シンク側スイッチで
あるトランジスタ５ｅｌｌ〜Ｓ。
荷の発光終了後は、これらの負荷の印加電圧の放電が行
なわれる。この放電は、シンク側スイッチであるトラン
ジスタＳ、４．をオン（よってソース側スイッチＳＰＩ
はオフ）とし画素となる負荷ＣＬＩＩ ＊ ｃｔｚ＋
１ ・・・・・・・・・より電流を引き抜くことによ
り行なわれる。このとき、他の出力端子Ｑ２〜Ｑｎの状
態は、変える必要は無く、従って全シンク側スイッチで
あるトランジスタ５ｅｌｌ〜Ｓ。
は、全てオンとなるように制御される。前述の放電完了
後は、次の走査電極すなわち出力端子Ｑ２が選択され、
以降前記出力端子Ｑ１選択時と同様の動作を順次くり返
す。
後は、次の走査電極すなわち出力端子Ｑ２が選択され、
以降前記出力端子Ｑ１選択時と同様の動作を順次くり返
す。
前記動作が全走査電極について終了後、再び最初の走査
電極すなわち出力端子Ｑ１の選択に戻るが、前述のよう
にＥＬパネルには分極効果が有る為、前回の発光と同レ
ベルの発光を行なわせる為には前回印加した電圧極性に
対し反転した極性の電圧を画素である負荷に印加する必
要がある。そこで今度の動作は、端子ＶＮを負の高電圧
ＶＨＮに、端子ｖ１．をＯＶにバイアスし、選択出力端
子Ｑ１のシンク側スイッチであるトランジスタＳＮＩを
オンとし、非選択出力端子Ｑ２〜Ｑｎにあってはソース
側スイッチＳＰ！〜Ｓ０をオンとすることにより、選択
出力端子Ｑ１に負の高電圧ＶＨＮを、非選択出力端子Ｑ
２〜ＱｎにはＯＶを出力するように行われる。なお、負
の高電圧ＶＭＮはＩＶ）ＩＮ＋＜１ｖｔｌで且つＩＶＩ
Ｉ）ｌｌ＋ｌＶＤ ｌ＞ｌＶｒ １（７）条件を満
足するものとする。いま、データ側電極である負荷端子
Ｇ１に正電圧■ゎが、Ｇ２にＯｖが印加されていたとす
ると、選択走査電極上の画素である負荷ＣＬ、、の両端
電圧は、１ＶＨＮｌ＋１ｖ、１となるから発光開始電圧
■□を超え負荷Ｃ４，１が発光する。一方、画素である
負荷ＣＬ□は、その両端電圧が、ＩＶＩＩ＋１１である
為、発光開始電圧■□に達せず発光しない。また、非選
択走査を極上の画素は、両端電圧がＯＶまたはＩＶＯＩ
でありやはり発光しない。
電極すなわち出力端子Ｑ１の選択に戻るが、前述のよう
にＥＬパネルには分極効果が有る為、前回の発光と同レ
ベルの発光を行なわせる為には前回印加した電圧極性に
対し反転した極性の電圧を画素である負荷に印加する必
要がある。そこで今度の動作は、端子ＶＮを負の高電圧
ＶＨＮに、端子ｖ１．をＯＶにバイアスし、選択出力端
子Ｑ１のシンク側スイッチであるトランジスタＳＮＩを
オンとし、非選択出力端子Ｑ２〜Ｑｎにあってはソース
側スイッチＳＰ！〜Ｓ０をオンとすることにより、選択
出力端子Ｑ１に負の高電圧ＶＨＮを、非選択出力端子Ｑ
２〜ＱｎにはＯＶを出力するように行われる。なお、負
の高電圧ＶＭＮはＩＶ）ＩＮ＋＜１ｖｔｌで且つＩＶＩ
Ｉ）ｌｌ＋ｌＶＤ ｌ＞ｌＶｒ １（７）条件を満
足するものとする。いま、データ側電極である負荷端子
Ｇ１に正電圧■ゎが、Ｇ２にＯｖが印加されていたとす
ると、選択走査電極上の画素である負荷ＣＬ、、の両端
電圧は、１ＶＨＮｌ＋１ｖ、１となるから発光開始電圧
■□を超え負荷Ｃ４，１が発光する。一方、画素である
負荷ＣＬ□は、その両端電圧が、ＩＶＩＩ＋１１である
為、発光開始電圧■□に達せず発光しない。また、非選
択走査を極上の画素は、両端電圧がＯＶまたはＩＶＯＩ
でありやはり発光しない。
前記選択走査電極上の画素である負荷の発光終了後は前
回同様負荷の放電を行なう必要があるが、この放電は、
ソース側スイッチＳＰＩをオンとし逆に画素である負荷
に向って電流を流し込むことにより行われる。このとき
、非選択出力端子Ｑ２〜Ｑｎの状態は変える必要は無く
、よって全ソース側スイッチＳ□〜Ｓ７は、オンとされ
ることになる。前述の放電完了後、次の走査電極、すな
わち出力端子Ｑ２が選択され、以降前記出力端子Ｑ１選
択時と同様の動作を順次くり返して行い、最後の走査電
極すなわち出力端子Ｑｎまで完了すると前回の初期状態
に戻る。
回同様負荷の放電を行なう必要があるが、この放電は、
ソース側スイッチＳＰＩをオンとし逆に画素である負荷
に向って電流を流し込むことにより行われる。このとき
、非選択出力端子Ｑ２〜Ｑｎの状態は変える必要は無く
、よって全ソース側スイッチＳ□〜Ｓ７は、オンとされ
ることになる。前述の放電完了後、次の走査電極、すな
わち出力端子Ｑ２が選択され、以降前記出力端子Ｑ１選
択時と同様の動作を順次くり返して行い、最後の走査電
極すなわち出力端子Ｑｎまで完了すると前回の初期状態
に戻る。
なお、前記第３図の動作において低圧電源電圧は、常に
端子■８を基準として端子ＶＣＣに印加されるものとす
る。
端子■８を基準として端子ＶＣＣに印加されるものとす
る。
前記従来技術による駆動回路は、正の高電圧Ｖ８７で画
素である負荷を充電し、次いでこれを放電するとき、選
択出力端子のシンク側ＮＰＮトランジスタがそのコレク
タに高電圧ＶＭＰを印加された状態で画素である負荷か
ら放電電流の引き抜きを開始することになり、ＮＰＮト
ランジスタの安全動作領域（以下ＡＳＯと記す）上の理
由で破壊されることがあるという問題点を有する。この
解決対策として、ＮＰＮトランジスタのシンク電流を制
限する方法が考えられるが、画素である負荷を負電圧駆
動する場合には、その駆動がＮ Ｐ Ｎ トランジスタ
を介して行われるのでＮＰＮトランジスタの駆動能力に
は、ある程度の電流駆動能力が７求され電流の制限には
躍度がある。
素である負荷を充電し、次いでこれを放電するとき、選
択出力端子のシンク側ＮＰＮトランジスタがそのコレク
タに高電圧ＶＭＰを印加された状態で画素である負荷か
ら放電電流の引き抜きを開始することになり、ＮＰＮト
ランジスタの安全動作領域（以下ＡＳＯと記す）上の理
由で破壊されることがあるという問題点を有する。この
解決対策として、ＮＰＮトランジスタのシンク電流を制
限する方法が考えられるが、画素である負荷を負電圧駆
動する場合には、その駆動がＮ Ｐ Ｎ トランジスタ
を介して行われるのでＮＰＮトランジスタの駆動能力に
は、ある程度の電流駆動能力が７求され電流の制限には
躍度がある。
本発明の目的は、前記従来技術の問題点を解決し、ＮＰ
Ｎ トランジスタのＡＳＯ内勤作を確保しつつ充分な電
流駆動能力を有する駆動回路を提供することにある。
Ｎ トランジスタのＡＳＯ内勤作を確保しつつ充分な電
流駆動能力を有する駆動回路を提供することにある。
本発明によれば、前記目的は、ＡＳＯが問題となる負荷
放電時は全出力端子のＮＰＮトランジスタがオンし、一
方電流駆動能力が要求される負電圧駆動時は選択された
１出力端子におけるＮＰＮトランジスタのみがオンし、
且つ、ＥＬパネルの駆動上上記負荷放電時よも低い電圧
で負荷を駆動（充電）できることに着目し、低圧電源端
子ＶＣＣとバッファ回路Ｂへの低圧ｉｔ源配線間に抵抗
Ｒを設けることにより達成される。
放電時は全出力端子のＮＰＮトランジスタがオンし、一
方電流駆動能力が要求される負電圧駆動時は選択された
１出力端子におけるＮＰＮトランジスタのみがオンし、
且つ、ＥＬパネルの駆動上上記負荷放電時よも低い電圧
で負荷を駆動（充電）できることに着目し、低圧電源端
子ＶＣＣとバッファ回路Ｂへの低圧ｉｔ源配線間に抵抗
Ｒを設けることにより達成される。
ＮＰＮ トランジスタのベース電流は、バッファ回路内
のＰ−ＭＯＳトランジスタを介して低圧電源端子ｖｃｅ
より供給されるが、負電圧駆動時と負荷放電時とでは、
駆動回路のチャンネル数倍だけＶＣＣ端子からの供給電
流すなわちＮＰＮ トランジスタのベース電流総和に差
が有る。従って■ｃｃ端子とバッファ回路Ｂとの配線間
に設けられた抵抗Ｒにおける電圧降下が異なり、ＡＳＯ
が問題となるモードすなわち全ＮＰＮトランジスタがオ
ンのとき、抵抗Ｒでの電圧降下が大となり、これによっ
てＮＰＮ トランジスタにベース電流を供給するＰ−Ｍ
ＯＳトランジスタのゲート・ソース間電圧及びドレイン
・ソース間電圧が低下するのでＰ−ＭＯＳトランジスタ
の出力電流すなわちＮＰＮ トランジスタのベース電流
が低下し、ＮＰＮトランジスタのシンク電流が抑えられ
る為ＡＳＯに対する保護が可能となる。
のＰ−ＭＯＳトランジスタを介して低圧電源端子ｖｃｅ
より供給されるが、負電圧駆動時と負荷放電時とでは、
駆動回路のチャンネル数倍だけＶＣＣ端子からの供給電
流すなわちＮＰＮ トランジスタのベース電流総和に差
が有る。従って■ｃｃ端子とバッファ回路Ｂとの配線間
に設けられた抵抗Ｒにおける電圧降下が異なり、ＡＳＯ
が問題となるモードすなわち全ＮＰＮトランジスタがオ
ンのとき、抵抗Ｒでの電圧降下が大となり、これによっ
てＮＰＮ トランジスタにベース電流を供給するＰ−Ｍ
ＯＳトランジスタのゲート・ソース間電圧及びドレイン
・ソース間電圧が低下するのでＰ−ＭＯＳトランジスタ
の出力電流すなわちＮＰＮ トランジスタのベース電流
が低下し、ＮＰＮトランジスタのシンク電流が抑えられ
る為ＡＳＯに対する保護が可能となる。
以下、本発明による駆動回路の第１の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
第１図は本発明の第１の実施例の構成を示すブロック図
である。第１図において、Ｒは抵抗であり、他の符号は
、第３図の場合と同一である。
である。第１図において、Ｒは抵抗であり、他の符号は
、第３図の場合と同一である。
第１図に示す本発明の一実施例は、端子Ｖ、を共通端子
として端子Ｖ、と出力端子Ｑ１〜Ｑｎとの間に各出力端
子毎にソース側スイッチＳＰＩ〜ＳＰ、１が設けられ、
また端子ＶＮを共通端子として端子ｖＮと出力端子Ｑ１
〜Ｑｎとの間にシンク側スイッチとしてのＮＰＮトラン
ジスタＳＮＩ〜ＳＮｎが設けられて構成されている。ま
た入力端子ＩＮとこれに入力された制御入力信号を処理
する例えばシフトレジスタ等のロジック回路Ａとロジッ
ク回路Ａの出力信号を受けてソース側・シンク側スイッ
チを駆動するバッファ回路Ｂが設けられている。ＮＰＮ
Ｉ−ランジスタＳ□〜Ｓ□のベースは、バッファ回路Ｂ
内のＰ−ＭＯＳトランジスタＭＰ１〜ＭＰｎのドレイン
に夫々接続され、Ｐ−ＭＯＳトランジスタＭＰＩ〜ＭＰ
ｎのソースは、抵抗Ｒの一端に共通接続されている。抵
抗Ｒのもう一端は、低圧電源端子ＶＣＣ及びロジック回
路Ａの電源配線に接続されている。また、出力端子Ｑ１
〜Ｑｎには、画素である容量性マトリクス負荷ＣＬ■〜
ＣＬｌｎ ｌ ｃｔｚ＋〜ＣＬ！わ、・・・・・・・・
・の一端が接続され、その他端は、端子Ｇｌ、Ｇ２．・
旧・・・・・に共通接続されている。
として端子Ｖ、と出力端子Ｑ１〜Ｑｎとの間に各出力端
子毎にソース側スイッチＳＰＩ〜ＳＰ、１が設けられ、
また端子ＶＮを共通端子として端子ｖＮと出力端子Ｑ１
〜Ｑｎとの間にシンク側スイッチとしてのＮＰＮトラン
ジスタＳＮＩ〜ＳＮｎが設けられて構成されている。ま
た入力端子ＩＮとこれに入力された制御入力信号を処理
する例えばシフトレジスタ等のロジック回路Ａとロジッ
ク回路Ａの出力信号を受けてソース側・シンク側スイッ
チを駆動するバッファ回路Ｂが設けられている。ＮＰＮ
Ｉ−ランジスタＳ□〜Ｓ□のベースは、バッファ回路Ｂ
内のＰ−ＭＯＳトランジスタＭＰ１〜ＭＰｎのドレイン
に夫々接続され、Ｐ−ＭＯＳトランジスタＭＰＩ〜ＭＰ
ｎのソースは、抵抗Ｒの一端に共通接続されている。抵
抗Ｒのもう一端は、低圧電源端子ＶＣＣ及びロジック回
路Ａの電源配線に接続されている。また、出力端子Ｑ１
〜Ｑｎには、画素である容量性マトリクス負荷ＣＬ■〜
ＣＬｌｎ ｌ ｃｔｚ＋〜ＣＬ！わ、・・・・・・・・
・の一端が接続され、その他端は、端子Ｇｌ、Ｇ２．・
旧・・・・・に共通接続されている。
前記負荷ＣＬＩＩ〜ＣＬＩｎ ｌ ｃｔ□〜ＣＬｈの駆
動動作については前述した第３図の場合と同様であるの
で、その動作上本実施例が有する効果について以下説明
する。
動動作については前述した第３図の場合と同様であるの
で、その動作上本実施例が有する効果について以下説明
する。
いま、正の高電圧ＶＨＰにより選択出力端子に接続され
た負荷（例えば出力端子Ｑ１が選択された場合はＣＬｌ
ｌ ｒ ＣＬＺＩ ＊ ・・・・・・・・・）を充電
し、次いでシンク側スイッチであるＮＰＮトランジスタ
をオンしてこれを放電する場合を考える。このとき第３
図の動作説明でも述べたが、ＮＰＮ トランジスタＳＮ
ｌ”５ＮＩＩは、全てオン状態に制御される。
た負荷（例えば出力端子Ｑ１が選択された場合はＣＬｌ
ｌ ｒ ＣＬＺＩ ＊ ・・・・・・・・・）を充電
し、次いでシンク側スイッチであるＮＰＮトランジスタ
をオンしてこれを放電する場合を考える。このとき第３
図の動作説明でも述べたが、ＮＰＮ トランジスタＳＮ
ｌ”５ＮＩＩは、全てオン状態に制御される。
１個当りのＮＰＮトランジスタのベース電流をＩヨとす
れば、抵抗Ｒには■ヨ×ｎの電流が流れ、抵抗Ｒでの電
圧降下ΔｖｌＩは ΔＶ＊ ＝ （Ｉ、ｘｎ）ＸＲ となる。ここでｎは駆動回路のチャンネル数、Ｒは抵抗
Ｒの抵抗値である。従ってＰ−ＭＯ３！−ランジスタＭ
ＰＩ〜ＭＰｎのソースに印加される実効電圧Ｖ３は、 ｖｓ＝ｖｃｃ−Δ■８ となる。ここでＶＣＣは、低圧電源端子ＶＣＣに印加さ
れる電圧である。このソース電圧の低下は、Ｐ−ＭＯＳ
トランジスタＭＰＩ〜Ｍ Ｐ ｎのゲート・ソース間電
圧及びソース・ドレイン間電圧を低下させることになる
から、その出力電流、すなわち、ＮＰＮ トランジスタ
Ｓ 、ｌｌ −Ｓ ｕｎのベース電流の電流値が低下し
、これにより、ＮＰＮトランジスタＳＮＩ〜ＳＮｎのシ
ンク電流が抑えられることになる。
れば、抵抗Ｒには■ヨ×ｎの電流が流れ、抵抗Ｒでの電
圧降下ΔｖｌＩは ΔＶ＊ ＝ （Ｉ、ｘｎ）ＸＲ となる。ここでｎは駆動回路のチャンネル数、Ｒは抵抗
Ｒの抵抗値である。従ってＰ−ＭＯ３！−ランジスタＭ
ＰＩ〜ＭＰｎのソースに印加される実効電圧Ｖ３は、 ｖｓ＝ｖｃｃ−Δ■８ となる。ここでＶＣＣは、低圧電源端子ＶＣＣに印加さ
れる電圧である。このソース電圧の低下は、Ｐ−ＭＯＳ
トランジスタＭＰＩ〜Ｍ Ｐ ｎのゲート・ソース間電
圧及びソース・ドレイン間電圧を低下させることになる
から、その出力電流、すなわち、ＮＰＮ トランジスタ
Ｓ 、ｌｌ −Ｓ ｕｎのベース電流の電流値が低下し
、これにより、ＮＰＮトランジスタＳＮＩ〜ＳＮｎのシ
ンク電流が抑えられることになる。
一方、負荷を負電圧駆動する場合は、選択された１個出
力端子におけるＮＰＮトランジスタのみがオンすること
になる。この場合、抵抗Ｒに流れる電流は、１１となり
、抵抗Ｒでの電圧降下ΔＶえは Δｖ、ｌ 自ｒａ ＸＲ となり、前記全ＮＰＮ トランジスタがオンとなった場
合に比べ１ ／ ｎとなっている。
力端子におけるＮＰＮトランジスタのみがオンすること
になる。この場合、抵抗Ｒに流れる電流は、１１となり
、抵抗Ｒでの電圧降下ΔＶえは Δｖ、ｌ 自ｒａ ＸＲ となり、前記全ＮＰＮ トランジスタがオンとなった場
合に比べ１ ／ ｎとなっている。
以下、数値例をあげてこれを説明する。例えば、Ｖｃｃ
＝５Ｖ、 ｌｌ −２００μＡＸＲ−３００Ω、ｎ＝３
４ＣＨの場合について計算する。まず、全ＮＰＮトラン
ジスタがオンとなる放電動作の場合、ΔＶｌ−２００μ
Ａｘ３４ｘ３００Ω＝２．０４（Ｖ）となり、Ｐ−ＭＯ
Ｓ ）う７ジスタのＭＰＩ〜ＭＰｎの実効ソース電圧は
、Ｖｓ−５Ｖ ２．０４Ｖ−２，９６Ｖとなってしま
う（実際には、工６自体低下するので、抵抗Ｒでの電圧
降下Δ■、も小さくなり、本数値例２．９６ Ｖよりは
高い電圧で安定することになる）。一方、１個の出力端
子のＮＰＮトランジスタのみがオンとなる負電圧駆動の
場合、ΔＶ＊ ＝２００μＡｘ３００Ω＝ ６０ （ｍ
Ｖ）で、このときのＰ−ＭＯＳトランジスタの実効ソー
ス電圧は、Ｖｓ ＝ ５ Ｖ ６０ ｍＶ−４，９４
Ｖとなり、Ｐ−ＭＯＳトランジスタの出力電流、すなわ
ちＮＰＮトランジスタのベース電流は、はとんど抵抗Ｒ
による影響の無いレベルである。
＝５Ｖ、 ｌｌ −２００μＡＸＲ−３００Ω、ｎ＝３
４ＣＨの場合について計算する。まず、全ＮＰＮトラン
ジスタがオンとなる放電動作の場合、ΔＶｌ−２００μ
Ａｘ３４ｘ３００Ω＝２．０４（Ｖ）となり、Ｐ−ＭＯ
Ｓ ）う７ジスタのＭＰＩ〜ＭＰｎの実効ソース電圧は
、Ｖｓ−５Ｖ ２．０４Ｖ−２，９６Ｖとなってしま
う（実際には、工６自体低下するので、抵抗Ｒでの電圧
降下Δ■、も小さくなり、本数値例２．９６ Ｖよりは
高い電圧で安定することになる）。一方、１個の出力端
子のＮＰＮトランジスタのみがオンとなる負電圧駆動の
場合、ΔＶ＊ ＝２００μＡｘ３００Ω＝ ６０ （ｍ
Ｖ）で、このときのＰ−ＭＯＳトランジスタの実効ソー
ス電圧は、Ｖｓ ＝ ５ Ｖ ６０ ｍＶ−４，９４
Ｖとなり、Ｐ−ＭＯＳトランジスタの出力電流、すなわ
ちＮＰＮトランジスタのベース電流は、はとんど抵抗Ｒ
による影響の無いレベルである。
前述の実施例によれば、高電圧に充電された負荷からＮ
ＰＮトランジスタにより放電するとき、すなわちＮＰＮ
トランジスタのＡＳＯが問題とされるモードのとき、Ｎ
ＰＮトランジスタのシンク電流を低減でき、また電流駆
動能力が必要とされる負電圧駆動モードでは、シンクｉ
ｆ流に影響を及ぼさないようにＮＰＮトランジスタを動
作させることができるので、高電圧の負荷駆動において
、ＮＰＮトランジスタのＡＳＯ内勤内勤値保しつつ充分
な電流駆動能力を有する駆動回路を得ることができる。
ＰＮトランジスタにより放電するとき、すなわちＮＰＮ
トランジスタのＡＳＯが問題とされるモードのとき、Ｎ
ＰＮトランジスタのシンク電流を低減でき、また電流駆
動能力が必要とされる負電圧駆動モードでは、シンクｉ
ｆ流に影響を及ぼさないようにＮＰＮトランジスタを動
作させることができるので、高電圧の負荷駆動において
、ＮＰＮトランジスタのＡＳＯ内勤内勤値保しつつ充分
な電流駆動能力を有する駆動回路を得ることができる。
次に、本発明による駆動回路の第２の実施例を図面によ
り説明する。
り説明する。
第４図は本発明の第２の実施例を示すブロック図であり
、シンク側スイッチとしてのＮＰＮトランジスタを１チ
ヤンネルのみ簡略化して示している。
、シンク側スイッチとしてのＮＰＮトランジスタを１チ
ヤンネルのみ簡略化して示している。
第４図に示す実施例において、ＮＰＮトランジスタＳＮ
のベースには、バッファ回路Ｂ内のＰ−ＭＯＳトランジ
スタＭＰａ及びＭＰｂが接続されている。Ｐ−ＭＯＳト
ランジスタＭＰａ及びＭＰｂは、そのソースが低圧電源
端子ｖｃｃに共通接続され、ドレインがＮＰＮトランジ
スタＳＨのベースに共通接続されている。また、Ｐ−Ｍ
ＯＳトランジスタＭＰａ及びＭＰｂのゲートは、別個に
設けられ、ロジック回路Ａより独立に制御し得るものと
する。
のベースには、バッファ回路Ｂ内のＰ−ＭＯＳトランジ
スタＭＰａ及びＭＰｂが接続されている。Ｐ−ＭＯＳト
ランジスタＭＰａ及びＭＰｂは、そのソースが低圧電源
端子ｖｃｃに共通接続され、ドレインがＮＰＮトランジ
スタＳＨのベースに共通接続されている。また、Ｐ−Ｍ
ＯＳトランジスタＭＰａ及びＭＰｂのゲートは、別個に
設けられ、ロジック回路Ａより独立に制御し得るものと
する。
第４図に示す実施例は、ＮＰＮトランジスタの動作モー
ド、すなわち前記負荷放電時（全チャンネルオン）及び
負電圧駆動時（１チヤンネルのみオン）に応じてＰ−Ｍ
ＯＳトランジスタＭ Ｐ ａ及びＭＰｂが選択的にオン
となるように制御される。
ド、すなわち前記負荷放電時（全チャンネルオン）及び
負電圧駆動時（１チヤンネルのみオン）に応じてＰ−Ｍ
ＯＳトランジスタＭ Ｐ ａ及びＭＰｂが選択的にオン
となるように制御される。
例えば、Ｐ−ＭＯＳトランジスタＭＰａの出力電流をＭ
Ｐｂに比べ大きく設定しておき、シンク電流の必要なと
き、すなわち、負電圧駆動時は、Ｐ−ＭＯＳ トランジ
スタＭＰａをオンとし、また負荷放電時にあってはＭＰ
ｂ側をオン（ＭＰａはオフ）とすることによりＮＰＮ
トランジスタの電流を抑えることができる。Ｐ−ＭＯＳ
トランジスタＭＰａ及びＭＰｂの電流駆動能力は、同等
であっても良い。この場合は、ＭＰａ、ＭＰｂ共にオン
或いはＭＰａ （或いはＭＰｂ）のみオンとする制御
を行えばよい。
Ｐｂに比べ大きく設定しておき、シンク電流の必要なと
き、すなわち、負電圧駆動時は、Ｐ−ＭＯＳ トランジ
スタＭＰａをオンとし、また負荷放電時にあってはＭＰ
ｂ側をオン（ＭＰａはオフ）とすることによりＮＰＮ
トランジスタの電流を抑えることができる。Ｐ−ＭＯＳ
トランジスタＭＰａ及びＭＰｂの電流駆動能力は、同等
であっても良い。この場合は、ＭＰａ、ＭＰｂ共にオン
或いはＭＰａ （或いはＭＰｂ）のみオンとする制御
を行えばよい。
この実施例によれば、ＮＰＮトランジスタの動作モード
に応じてそのベース電流を制御することができるので、
前記第１の実施例と同様の効果を得ることができる。
に応じてそのベース電流を制御することができるので、
前記第１の実施例と同様の効果を得ることができる。
前述した本発明の第１及び第２の実施例は、シンク側ス
イッチとしてＮＰＮ トランジスタを用いているが、Ｐ
ＮＰ トランジスタを用いることも可能であり、また、
バッファ回路を構成するＰ−ＭＯＳトランジスタは、Ｎ
−ＭＯＳ トランジスタであってもよい。さらに、本発
明の実施例は、ＥＬパネル駆動に適用したものとして説
明したが、本発明は、負荷が正負両方向に交互に駆動さ
れる必要のあるものであれば、どのような負荷の駆動に
も適用することができる。
イッチとしてＮＰＮ トランジスタを用いているが、Ｐ
ＮＰ トランジスタを用いることも可能であり、また、
バッファ回路を構成するＰ−ＭＯＳトランジスタは、Ｎ
−ＭＯＳ トランジスタであってもよい。さらに、本発
明の実施例は、ＥＬパネル駆動に適用したものとして説
明したが、本発明は、負荷が正負両方向に交互に駆動さ
れる必要のあるものであれば、どのような負荷の駆動に
も適用することができる。
以上説明したように、本発明によれば、複数のＮＰＮト
ランジスタを有する駆動回路において、前記ＮＰＮ ト
ランジスタが１つのみオンする場合、及び全部オンする
場合等のモードに応じて、各ＮＰＮトランジスタのベー
ス電流を調整することができるので、本発明の駆動回路
をＥＬパネル等へ利用した場合、負荷（画素）放電時シ
ンク側ＮＰＮトランジスタにＥＬ発光スレッショルド以
上の高電圧が印加されるがシンク電流は比較的少なくて
良い為、このときベース電流を減少させることでＮＰＮ
トランジスタの出力電流すなわち負荷（画素）放電々流
を抑えＮＰＮトランジスタのＡＳＯ内勤内勤値保するこ
とができる。一方、負電圧で負荷（画素）を充電すると
き、ＮＰＮトランジスタには発光スレッショルドよりは
低い電圧が印加され上記放電時に比べＡＳＯ上は安全で
あるが、電流駆動能力が要求される。この場合、本発明
によればベース電流を増加、或は減少させないようにし
てＮＰＮ トランジスタの出力電流を確保することがで
きる。
ランジスタを有する駆動回路において、前記ＮＰＮ ト
ランジスタが１つのみオンする場合、及び全部オンする
場合等のモードに応じて、各ＮＰＮトランジスタのベー
ス電流を調整することができるので、本発明の駆動回路
をＥＬパネル等へ利用した場合、負荷（画素）放電時シ
ンク側ＮＰＮトランジスタにＥＬ発光スレッショルド以
上の高電圧が印加されるがシンク電流は比較的少なくて
良い為、このときベース電流を減少させることでＮＰＮ
トランジスタの出力電流すなわち負荷（画素）放電々流
を抑えＮＰＮトランジスタのＡＳＯ内勤内勤値保するこ
とができる。一方、負電圧で負荷（画素）を充電すると
き、ＮＰＮトランジスタには発光スレッショルドよりは
低い電圧が印加され上記放電時に比べＡＳＯ上は安全で
あるが、電流駆動能力が要求される。この場合、本発明
によればベース電流を増加、或は減少させないようにし
てＮＰＮ トランジスタの出力電流を確保することがで
きる。
このように本発明によれば、ＮＰＮトランジスタを有す
る駆動回路において、そのＡＳＯ内勤作を確保しつつ、
充分な電流駆動能力を有する駆動回路を得ることができ
る。
る駆動回路において、そのＡＳＯ内勤作を確保しつつ、
充分な電流駆動能力を有する駆動回路を得ることができ
る。
第１図は本発明の第１の実施例の構成を示すブロック図
、第２図、第３図は従来技術による駆動回路例を示すブ
ロック図、第４図は本発明の第２の実施例の構成を示す
ブロック図である。 ＶＣＣ・・・・・・・・・低圧電源端子、Ｖ、、Ｖ、・
・・・・・・・・高圧ｔａｒ端子、ＩＮ・・・・・・・
・・入力端子、Ｑ・・・・・・・・・出力端子、Ｓ、・
・・・・・・・・ソース側スイッチ、Ｓ８・・・・・・
・・・シンク側スイッチ（ＮＰＮＩ−ランジスタ）、Ｃ
Ｌ・・・・・・・・・容量性負荷、Ａ・・・・・・・・
・ロジック回路、Ｂ・・・・・・・・・バッファ回路、
ＭＰ・・・・・・・・・Ｐ−ＭＯＳトランジスタ。 第１図 Ａ −一一ロジ、１．つ回路 Ｂ −一−バ１，１コＹ回蕗 覧〜Ｓ、ｎ −−−・ノース側久イ１１．＋ＳＮ１〜Ｓ
Ｎｎ −−−”／’／フ狽゛１久イ、、、＋ｔｚＬ？の
トつンジスつＣＬ１１〜ＣＬ２ｎ−容量性Ｉ［ｉｒ 第４図 第３図
、第２図、第３図は従来技術による駆動回路例を示すブ
ロック図、第４図は本発明の第２の実施例の構成を示す
ブロック図である。 ＶＣＣ・・・・・・・・・低圧電源端子、Ｖ、、Ｖ、・
・・・・・・・・高圧ｔａｒ端子、ＩＮ・・・・・・・
・・入力端子、Ｑ・・・・・・・・・出力端子、Ｓ、・
・・・・・・・・ソース側スイッチ、Ｓ８・・・・・・
・・・シンク側スイッチ（ＮＰＮＩ−ランジスタ）、Ｃ
Ｌ・・・・・・・・・容量性負荷、Ａ・・・・・・・・
・ロジック回路、Ｂ・・・・・・・・・バッファ回路、
ＭＰ・・・・・・・・・Ｐ−ＭＯＳトランジスタ。 第１図 Ａ −一一ロジ、１．つ回路 Ｂ −一−バ１，１コＹ回蕗 覧〜Ｓ、ｎ −−−・ノース側久イ１１．＋ＳＮ１〜Ｓ
Ｎｎ −−−”／’／フ狽゛１久イ、、、＋ｔｚＬ？の
トつンジスつＣＬ１１〜ＣＬ２ｎ−容量性Ｉ［ｉｒ 第４図 第３図
Claims (1)
- 【特許請求の範囲】 １、出力端子にコレクタを、第１の電源端子にエミッタ
を夫々接続したトランジスタと、第２の電源端子と前記
トランジスタのベースとの間に接続されるバッファ回路
とを複数有して成る駆動回路において、前記第２の電源
端子と前記バッファ回路との間に電圧降下手段を備えた
ことを特徴とする駆動回路。 ２、前記電圧降下手段が抵抗であることを特徴とする特
許請求の範囲第１項記載の駆動回路。 ３、出力端子にコレクタを、第１の電源端子にエミッタ
を夫々接続したトランジスタと、第２の電源端子と前記
トランジスタのベースとの間に接続されるバッファ回路
とを有して成る駆動回路において、前記トランジスタに
対し２つ以上のベース電流供給手段を前記バッファ回路
内に備えたことを特徴とする駆動回路。 ４、前記ベース電流供給手段がＭＯＳトランジスタであ
ることを特徴とする特許請求の範囲第３項記載の駆動回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321560A JPH06100889B2 (ja) | 1987-12-21 | 1987-12-21 | 駆動回路 |
| US07/286,861 US4967100A (en) | 1987-12-21 | 1988-12-20 | Capacitive load driving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321560A JPH06100889B2 (ja) | 1987-12-21 | 1987-12-21 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01163796A true JPH01163796A (ja) | 1989-06-28 |
| JPH06100889B2 JPH06100889B2 (ja) | 1994-12-12 |
Family
ID=18133930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321560A Expired - Fee Related JPH06100889B2 (ja) | 1987-12-21 | 1987-12-21 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967100A (ja) |
| JP (1) | JPH06100889B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664219B2 (ja) * | 1988-09-20 | 1997-10-15 | 株式会社日立製作所 | 駆動回路 |
| IT1239781B (it) * | 1990-05-08 | 1993-11-15 | Texas Instruments Italia Spa | Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos |
| JP2957284B2 (ja) * | 1990-12-22 | 1999-10-04 | 富士通株式会社 | 半導体回路 |
| US5361009A (en) * | 1992-06-29 | 1994-11-01 | Lu Chao C | Thyristor controller |
| IT1266376B1 (it) * | 1993-05-31 | 1996-12-27 | Merloni Antonio Spa | Perfezionamento nei sistemi di pilotaggio degli inverter elettronici. |
| JP3420694B2 (ja) * | 1996-12-27 | 2003-06-30 | 株式会社東芝 | スタンダードセル方式の集積回路 |
| JP5191075B2 (ja) * | 2001-08-30 | 2013-04-24 | ラピスセミコンダクタ株式会社 | 表示装置、表示装置の駆動方法、及び表示装置の駆動回路 |
| US6593825B1 (en) * | 2001-09-06 | 2003-07-15 | Lsi Logic Corporation | Oscillator having unidirectional current flow between resonant circuit and active devices |
| JP3848205B2 (ja) * | 2002-04-26 | 2006-11-22 | シャープ株式会社 | 電源供給装置 |
| US7368832B2 (en) * | 2002-09-30 | 2008-05-06 | Mrl Industries | Circuit and fault tolerant assembly including such circuit |
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