JPH01165087A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の目的は、記憶装置、特に図形を記憶する応用に
使用される二重ポート等速呼出し半導体記憶装置に関す
る。

［従来の技術］ 低価格の半導体記憶装置の出現に伴い、現今の電子計算
機及び超小形電子計算機組織は、その組織からデータを
出力するためにビット・マツプ映像表示を使用すること
ができるようになっている。

周知のようにビット・マツプ表示は、その表示装置の各
画素（ビクセル）ごとに少なくとも１つの２進数（ビッ
ト）を記憶することのできる記憶装置を必要とする。各
画素ごとに記憶された追加ビットは、電子計ｒ４機組織
に、多色画像などのような、及び背景図形の上にテキス
ト情報をオーバレイした背景と前景画像などのような、
複合両件を提供する能力を付与する。また、ビット・マ
ツプ記憶を使用することによってデータ処理操作を通し
て記憶画像を容易に発生しかつ変調することが可能とな
る。

現今の表示装置は、多くの場合ラスク走査式であり、こ
の場合電子銃は表示パターンを発生するために表示スク
リーンを横切って水平線追跡を行う。ラスク走査された
画像が映像スクリーン上に連続的に表示されるためには
その画像は周期間隔を取ってリフレッシュされなければ
ならない。陰極線管映像表示装置の場合、普通のりフレ
シュ速度は１秒の１／６０であるが、これはこの速度に
おいて行われるリフレシュ動作がこの組織の人間である
使用者には感知されないからである。しかしながら、表
示画像の解像度を向上させるためにスターン上に表示さ
れる画素の数が増加するに従って、リフレシュ間隔中に
ビット・マツプ記憶装置から呼び出されなければならな
いビットはますます多くなる。もしビット・マツプ記憶
装置が単一の入力ボートと出力ポートしか持たないなら
ば、リフレシュ間隔が一定である限り、データ処理装置
が時間を通してビット・マツプ記憶装置から呼び出すこ
とのできるその時間の占める百分率は表示の画素寸法と
共に減少する。さらに、より多くのビットが一定の時間
期間中に出力されなければならないので、記憶装置の速
度を上げなければならない。

複数ポート等速呼出し記憶装置が開発されており、この
装置によって映像表示装置へのデータの高速出力またデ
ータ処理装置への記憶内容の呼出し性の向上が図られる
。複数ボート記憶装置は、これを達成するために、等速
呼比しと電子計箇殿組織のデータ処理装置による記憶の
更新のために第一ボートを有し及び第一ボートから独立
にかつこれと非同期して記憶内容を映像表示装置へ直列
出力するための第二ボートを有し、これによって映像表
示装置端子へのデータの出力中に記憶内容を呼び出すこ
とを可能にする。複数のボート等速記憶装置の例は、米
国特許筒４．５６２，４３５号（１９８７年１２月３１
日発行）、米国特許筒４．６３９．８９０号（１９８７
年１月２７日発行）、及び米国特許筒４．６３６．９８
６号（１９８７年１月１３日発行）に記載されており、
これらの特許は全てテキサス・インスツルメンツ有限責
任会社に譲受されている。

米国特許筒４，６３６．９８６号記載の複数ボート等速
呼出し記憶装置は、４つの入／出力端子と、４つの直列
呼出し入／出力端子を右し、従って単一記憶装置は４つ
の記憶配列のように児える。

このことは、単一等速呼び出しによって、単一アドレス
値を使って、同時に４つのデータを読み書きすることを
可能とし、かつまた映像表示装置とのデータ通信の目的
のために四重直列出力を可能とする。例えば、単色表示
装置においては、したがって、外部並直列レジスタが４
つの直列出力ビットを受け取り、これを表示リフレシュ
速度で映像表示装置に移動させることができる。この外
部並直列レジスタによって提供される緩衝が記憶レジス
タを映像表示装置の１／ｎの速度で移動させることがで
き（ｎは外部並直列レジスタによって受け取られる直列
出力の数）、半導体記憶装置の速度に対する要求をさら
に軽減する。

ほかに、四重編成の使用は、強化画像表示能力を与える
。例えば、四重編成は、各アドレスに関連した４つのビ
ットが表示装置の１つの通常画素（「ビクセル」）に関
連することができるので、多色表示に有効である。この
ような構成は、映像表示装置の各対応する画素ごとに最
高１６色までの２進符号表現の記憶を行う。これら４つ
のビットの他の使用としては、ビットの１つを利用して
テキストを表し、残りの３つのビットを使用して図形背
景に対する８ビット色符号を表し、四重記憶装置は、し
たがって、テキスト・メツセージの図形画像へのオーバ
レイを容易にする。

第１０図を参照すると、二重！１衝表示記憶装置が示さ
れている。このような記憶装置では、行進された表示情
報をフレーム１ｌｉｉｉ記憶装ｅ１つに記憶する間に他
の緩衝記憶装置がその内容を表示装置に供給することが
行われる。中央処理装置２５０は、そのデータ出力を多
重分離装置２５２に接続され、後者は記憶面群２５４Ａ
及び２５４Ｂにデータを供給するように概略的に示され
ており、これらの群の各々はＮビット記憶面のビット・
マツプ・データを有する。記ｔ！１面群２５４Ａ及び２
５４Ｂはデータ出力を多重変換装置２５６に供給し、後
者は出力を表示装置２５８に供給する。制御回線ＳＥＬ
及び５ＥＬ−信号は、互いに論理補数であり、それぞれ
多重分離装置２５２及び多重変換装置２５６の選択を制
御し、こ机によって、記憶面群２５４Ａが多重分！１１
装置２５２を通して入力するように選択されている時間
中記憶面群２５４Ｂは多重変換装置２５６を通して出力
するように選択される（又はこの逆が行われる）。動作
中、記憶面群２５４の１つは表示装置２５８に表示出力
を供給しこの時間中に中央処理装置！２５０から他の記
憶面群２５４に入力を供給される。表示が完了した後、
回線ＳＥＬ及び５ＥＬ−は反対データ状態へ入れ換わり
、その結果、上と逆の関係の記憶面群２５４が中央処理
装置２５０がらデータを受け取りかつデータを表示袋＠
２５８に供給する。

このような応用においては、記憶面の１つ内の極めて多
数の記憶場所に特定のデータをクリアするか又は書き込
むことが多くの場合効果的である。

記憶面の１つが、例えば、テキスト情報を担持している
構成においては、同じ画素に関連する他の記憶面を擾乱
することなくテキスト・メツセージをクリアできること
が効果的である。もし呼び出された場所の各々へ所望の
「クリア」データを書き込むために記憶場所の各々への
等速呼出しが必要とされるならば、このような動作は極
めて多数の記憶サイクルを費やし、この間に表示記憶装
置への他の動作は締め出される。

第１０図の二重！！！衝記憶装置においては、データを
供給しようとする記憶面群２５４に更新データを供給す
るに先立ってこの記憶面群内の選択されたいくつかの面
の内容をクリアすることが通常実行されている。これに
よって、背景色情報がこの記憶面群の選択されない面内
に擾乱されないで残るので、中央記憶袋＠２５０は表示
画像′を描くのに必要なデータのみを記憶面群２５４に
供給することができる。しかしながら、もし記憶面内の
各記憶書の等速呼出しがクリア動作に必要ならば、デー
タを受け取るように選択された記憶面群２５４の１つに
おけるクリア及び作画動作は他の記憶面群がそのデータ
を表示装置２５８に供給するに要する時間によって固定
されるので、クリアに要求される時間は作画に使用可能
な時間から減算される。

［発明が解決しようとする問題点］ したがって、本発明の目的は、多数の記憶セルが単一記
憶サイクルにおいて予め選択されたデー夕状態に強ＩＩ
Ｉ的に置かれるような選択態様を有する二重ボート記憶
装置を提供することにある。

本発明の他の目的は、このような多数の記憶セルが記憶
セルの全体的な列で構成されているような態様を持つ二
重ボート記憶装置を提供することにある。

本発明のさらに他の目的は、記憶装置が複数の並列入力
に接続するように組織されかつこれらの入力の選択され
た１つに関連する記憶セルへのこのような行書込み動作
が書込みサイクル中に禁止されるような二重ボート記憶
装置を提供することにある。

本発明のさらに他の目的は、このような態様を有し、さ
らに所与の書込みサイクル中に選択された行内の記憶セ
ル内へ強制的に移動させられるデータ状態を含むデータ
・レジスタを有するような二重ボート記憶装置を提供す
ることにある。

本発明のさらに他の目的は、記憶セル内の多数の列に関
連する単一のコンデンサ及びトランジスタによるような
能力を提供し、これによって本発明を内蔵するために必
要なシリコン面積を最小化することにある。

本発明の伯の目的と利点は、後掲の本発明の、付図を参
照する実施例についての詳細な説明から当業者にとって
明らかになるはずである。

［問題を解決するための手段］ 本発明は、行と列に組織された記憶配列を有する等速呼
出し記憶装置に内蔵され、かつ選択された行内の複数の
記憶セルが同時に同じデータ状態を書き込まれる特別動
作態様を有する。コンデンサが配設され、このコンデン
サは記憶装置内の読出し増幅器の読出しを無効にするに
充分な電荷を記憶するに充分な寸法のものである。復号
データ入力信号は、このコンデンサが選択された記憶セ
ルが接続されるビット回線に接続されるべぎか、又はダ
ミー・セルが接続されるビット回線に接続されるべきか
どうかを選択する。このコンデンサは接地電位にまで予
充電される結果、ダミー・セルのビット回線に接続され
たとき、そのビット回線は、読出し増幅器が、選択され
た記憶セル内に記憶されているデータにかかわらず、選
択されたセルから１”を読み出すような電位に放電され
る。逆に、このコンデンサが選択された記憶セルのビッ
ト回線に接続されるとき、そのビット回線は、読出し増
幅器が、選択された記憶セルの記憶内容にかかわらず、
その記憶セルから”Ｏ″を読み出すような電位にまで放
電される。読出し増幅器の復元動作中、選択された記憶
セルは読出し増幅器によって読み出されたデータ状態を
書き込まれ、読出し増幅器は、事実上、このコンデンサ
によってこれに供給されたデータを「書き込む」。

等速呼出し記憶装置は、さらにまた、書込みマスク能力
を有する多重入出力記憶装置であり、したがって、選択
配列（すなわち、多重入出力記憶装置の選択された１つ
に関連する）内に存在する記憶セルは他の配列内の記憶
セル上で実行される行書込み動作中擾乱されることはな
い。入力データ・レジスタが行書込みデータを記憶する
ために配設されることもでき、又は記憶装置のデータ入
力端子が追加のコンデンサをデータ・ビット回線又はデ
ータ補数ビット回線に選択接続するために必要なデータ
信号を供給することもできる。

［実施例］ 第１図を参照すると、本発明に従って構成され、改善さ
れた書込みマスク特徴を含む二重ボート記憶装置１の機
能ブロック線図が示されている。本明細書に参照文献と
して収録されている前記米国特許筒４．６３６．９８６
号の記憶装置と同様に、この二重ボート記憶装置は、回
線ＡＯから八８を通してアドレス信号を受け取るほか、
クロック信号を回線ＲＡＳ、、、ＣＡＳ−及び５ＣＬＫ
を通して、書込み使用可能信号を回線Ｗｌ、　、転送使
用可能信号を回線ＴＲ−、及び直列出力使用可能信号を
回線ＳＯＥを通して受け取る。注意すべきことは、書込
みマスク特徴が内蔵されているので、単一列アドレス・
ストローブ回？１ｌＣＡＳ信号のみが二重ボート記憶装
置１に受け取られて利用されるということである。二重
ボート記憶装置１は、米国特許筒４．６３６．９８６号
の記憶装置の入出力端子のように４つではなく、８つの
等連呼出し入出力データ端子ＤＯからＤ７を有するが、
ここに説明しようとする本発明は、もちろん、これらの
どちらの編成にも、又は二重ボート記憶装置の他の編成
にも適用可能である。したがって、二重ボート記憶装置
１は、８つの配列２を含み、その各々が、この実施例に
おいて、５１２行と２５６列に編成された１２８にビッ
トの記憶容量を有する。したがって第１図の二重ボート
記憶装置１は、１Ｍビットの記憶容量を含む。各配列２
に関連して、読出し増幅器バンク４があり、これは読出
し技術において周知のように２５６個の読出し増幅器を
含み配列２の動的記憶セルから及びこれへのデータの復
元及び書込みを行う。

二重ボート記憶装置１の直列側を見ると、米国特許用４
．６３６．９８６号の二重ボート記憶装置におけると同
様に、転送ゲート６が配列２内のビット回線の各々に接
続され、配列２からデータをデータ・レジスタ８又はこ
れと逆方向に転送する。この例においては、データ・レ
ジスタ８は２５６−ビット・レジスタであり、したがっ
て、データの２５６ビツトが転送ゲート６の各バンクに
よって転送される、すなわち、各転送サイクルにおいて
、データの２０４８ビツトが転送される。

直列論理回路１４は、直列クロック信号を回線５ＣＬＫ
を通して、直列出力使用可能信号を回線ＳＯＥを通して
、及び転送信号を回線ＴＲ−を通して、並びに等速呼出
し記憶（ＲＡＭ）論理回路１６からの信号を受け取り、
これによって、米国特許用４．６３６．９８６号の記憶
装置におけるように、データの転送が適正な時間に行わ
れる。

トグル計数器／検出器２２は、直列入出力が開始されよ
うとしているデータ・レジスタ８の各々内のビットを選
択する計数器及び検出器を含む。

したがって、トグル計数器／検出器２２は、回線２１を
経由してＲＡＭ論理回路１６からラッチ列アドレス信号
を受け取り、米国特許用４．６３６゜９８６号の記憶装
置の場合のように、直列入力又は出力が開始されるべき
直列位置を選択する。直列論理回路１４は、トグル計数
２／検出器２２をｔＩＩＪ１ｍシて、上述のように、転
送サイクル中にラッチ列アドレス値を負荷し、及び回線
５ＣＬＫを経由してクロック信号の各サイクル中にトグ
ル計数器／検出器２２に信号を送り、これによってトグ
ル計数器／検出器２２内の計数値が各直列サイクル中に
増分される。トグル計数器／検出器２２は、その計数器
内に記憶されている復号値をポインタ１０の各々に供給
し、このようなポインタの１つずつがデータ・レジスタ
８の各々に関連させられている。データ・レジスタ８の
内容は米国特許用４．６３６，９８６号の記憶装置にお
けるように各サイクル中その内部偏移をさせられないで
、その代わりに、ポインタ１０がレジスタ内部のビット
を指示し、その指示する位置はトグル計数器／検出器２
２内の計数器の内容を増分する回線５ＣＬＫ経由のりＯ
ツク信号の各サイクルと共に増分する。ポインタ１０の
関連する１つによって指示されるデータ・レジスタ８の
各々内のビット内容は入出力目的のために直列入出力緩
衝記憶装置１２に送られ、これらの直列入出力緩衝記憶
装置の各々は８つの配列２及びデータ・レジスタ８の各
々に関連させられる。直列入出力ａ衝記憶装置１２は、
Ｉ！ＩＭする直列入出力端子ＳＤＯから８０７とポイン
タ１ｏで指示されるその関連するレジスタ８のビットと
の間にデータを連絡する。

回線ＳＯＥを通る信号は、前述のように、直列論理回路
１４に直列動作が書込みか読出しのどちらであるかを指
示し、直列論理回路１４はこれに従って直列入出力緩衝
記憶装置１２を＄り御する。直列入出力は、したがって
、米国特許用４．６３６゜９８６号の記憶装置の場合に
おけるそれと次の点を除いて同じように機能的に起こる
、すなわら、異なる点は直列レジスタ機能は無偏移デー
タ・レジスタ８によって達成されこのレジスタ内部のビ
ットは増分する仕方を通して選択される。

等速呼出し側においては、米国特許用４，６３６．９８
６号の記憶装置において実行されるように、ＲＡＭ論理
回路１６がアドレス・ラッチングと復号を実行し、それ
ゆえ、回１ｊｌＲＡＳ−の行アドレス・ストローブ信号
と回線ＣＡＳ−の列アドレス・ストローブ信号をそれぞ
れを受け取り、及びアドレス回線ＡＯから八８の信号を
受け取る。

アドレス端子ＡＯからへ８上に現れる行アドレス値は、
回線ＲＡＳ−の列アドレス・ストローブ信号によってラ
ッチされ、かつ回線１９を経由してＸ復号器１８に送ら
れ、その結果Ｘ復号器１８は回Ｉ！１９上のラッチ行ア
ドレス値に応答して配列２の各々内の行を選択すること
ができる。同様に、アドレス回線ＡＯからＡ７上に現れ
る列アドレス値（端子へ８上に現れる列アドレス信号は
２５６列の１つを選択するためには必要ない）は、回線
ＣＡＳ−の列アドレス・ストローブ信号に応答してＲＡ
Ｍ論理回路１６によってラッチされ、ラッチ列アドレス
値はＲＡＭ論理回路１６から回線２１の１つを経由して
Ｙ復号器２０に送られ、８つの配列２の各々はそれに関
連するＹ＠＠器２０の１つを有する。Ｙ復号器２０の各
々は、したがって、その関連する配列２内のかつラッチ
列アドレス値に対応する所望のビット回線をそのｍ連す
る入出力緩衝記憶装置２４に接続することができる。

米国特許第４．６３６．９８６Ｍに記載された機能に加
えて、二重ボート記憶装置１は、等速呼出しデータ入力
機能に渡っての追加的制御機能を有し、このような追加
的制御は特別機能論理回路３０によって実行される。８
つの入出力緩衝記憶装置２４の各々は、多重変換装置２
６によってデータ端子ＤＯからＤ７に接続される。等速
呼出し目的のために、入出力！ｉ衝記憶装置２４の出力
は出力駆動回路３１に受け取られ、これによってデータ
端子ＤｏからＤ７に接続される。出力駆動回路３１は、
多数の周知の構成のうちのいずれかの構成を取り、かつ
ＲＡＭ論理回路１６の制御の下に回線ＴＲＧ−を経由す
る外部信号によって使用可能とされる。書込み目的のた
めに、もちろん、出力駆動回路３１はＲＡＭ論理回路１
６によって使用禁止されてデータの衝突を防止する。

書込みサイクル中、特別機能論理回路３０からの回線Ｗ
ＴＣＬＲは多重化変換装置２６を制御して、使用者によ
って選択された機能に応じて、データ端子ＤＯからＤ７
に現れるデータ値か又は特別機能論理回路３ｏ内の色レ
ジスタ５０の内容のいずれかを選択してこれを回線２７
を経由して入出力緩衝記憶装置２４に送る。特別機能論
理回路３０は、また、米国特許第４．６３６．９８６号
の記憶装置の場合に関し上述したのと同様な書込みマス
ク特徴を制御することができる、しかしながら、特別機
能論理回路３０は書込みマスク値を書込みマスク・レジ
スタ３４内に記憶させるように動作可能であり、これに
よって書込みマスク値は複数サイクル中動作することが
でき、またそれゆえ書込みマスク値はそれが最初に負荷
されて以後、及び無マスク等速呼出し書込みの介入サイ
クル以後、多数のサイクル中に再現可能である。書込み
マスク・レジスタ３４の内容、又は無マスク書込み信号
は、所望されるならば、次に述べるように、特別機能論
理回路３ｏによって回線ＷＣＬＫを経由して入出力緩衝
記憶装置２４に送られる。

ここで、第２図を参照して、特別機能論理回路３ｏの構
成及び機能を説明する。特別機能論理回路３０は、アド
レス端子ＡＯからへ８上の行アドレス及び列アドレス信
号がラッチされるのと同じような仕方において、高から
低論理値への遷移を行う回［１１ＲＡＳ−行アドレス・
ストローブ信号と回１ｉ１ｃＡｓ−列アドレス・ストロ
ーブ信号の各々と関連してこの論理回路への各種入力値
を記憶するためのラッチを含む。回線ＳＦは、これを経
由して特別機能信号が外部から二重ボート記憶装置１に
供給されるが、Ｄ形うッチ３２及び３４のＤ入力に接続
されている。ラッチ３２のクロック入力はＲＡＭ論理回
路１６によって発生され回線ＲＡＳ−行アドレス・スト
ローブ信号から遅延したクロック・パルスである回線Ｒ
ＡＳ’クロック信号であり、またラッチ３４のクロック
入力は同様にＲＡＭ論理回路１６によって発生され回線
ＣＡＳ−列アドレス・ストローブ信号から遅延した回線
ＣＡＳ’のクロック・パルスであるクロック信号である
。特別機能論理回路３０は、さらにラッチ３６を含みこ
のラッチはそのＤ入力に回線ＴＲ−を接続をされること
によって外部転送信号を受け取り、かつそのクロック入
力に回線ＲＡＳ’クロック信号を受け取る。ラッチ３８
は、回線ＷＥ−を通して外部書込み使用可能信号を受け
取り、かつ回線ＲＡＳ’クロック信号によってクロック
制御される。

データ端子ＤＯからＤ７上のデータ入力信号は、上に論
じられた信号と同じように、特別機能論理回路３０内の
ラッチ４０によって、回線ＲＡＳ−行アドレス・ストロ
ーブ信号に対してラッチされる。ラッチ４０は、したが
って、データ端子ＤＯからＤ７よりの８つのデータ信号
を記憶するために、８つのデータ・ピットを含み、この
各々が回線ＲＡＳ’によってクロック制御される。ラッ
チ４０の出力は多重化変換装Ｎ５８の１つの入力に接続
され、後者の出力は８ビット古込みマスク・レジスタ５
４の入力に接続され、書込みマスク・レジスタ５４の内
容に対応する８つの入出力緩衝装置装＠２４のうちの１
つが等速呼出し書込み動作に対し使用可能とされるであ
ろう。書込みマスク・レジスタ５４の出力は多重化変換
装置６０の第一人力に接続され、後者の他の入力は電源
ｖｄｄに接続されている・、ここで、もちろん、明らか
なように、多臣化変換装＠６００Å力の各々は８つの平
行ビットを含み、多重化変換装置ａ６０は書込みマスク
・レジスタ５４の８ビツト平行出力又はｒ　ｍ　ｖ　、
ｄによって発生された全部″１”の８ピッ１−値を受け
取る。多重化変換装置６０は、組合せ論理回路４４によ
って回線ＳＥＬＭＳＫを経由して制御される。回線ＳＥ
ＬＭＳＫは、書込みマスク・レジスタ５４の内容が８つ
の回線ＷＣＬＫＳ上に信号を発生しようとするとき、組
合せ論理口°路４４によって高論理値に設定され、回線
ＷＣＬＫＳの各々ＷＣＬＫは入出力緩衝装置２４と関連
し、回線ＷＣＬＫ上の高論理値によってその関連する入
出力１１！［装置２４がその回線２７の１つの回線上の
値をその配列２内の選択された記憶場所に書き込む。組
合せ論理回路４４からの回線ＷＣＬＫＳが低論理値を取
ることによって多重化変換装置ａ６０は電ｍｖ、ｄをそ
の出力へ供給させ、これによってすべての入出力［［ｉ
装＠２４が、書込みマスク・レジスタ５４の内容にかか
わらず、書込み動作の実行すべきことを表示する。注意
すべきことは、多重化変換装置６０は、ＡＮＤゲート５
９の出力によってもまた制御され、このゲートはその入
力に組合せ論理回路４４からの回線Ｗ′クロック信号及
び回線ＷＥＮ書込み使用信号を受け取ることである。Ａ
ＮＤゲート５９の出力は、多重化変換装置５８の選択さ
れた入力の回線ＷＣＬＫへの供給をゲート制御し、この
結果、回線ＷＣＬＫ上の使用可能信号がそのサイクル中
の適正な時間において入出力緩衝装置２４に供給され、
及びこの結果、使用可能信号は読出しサイクル中には供
給されない。

データ端子ＤＯからＤ７上のデータ入力信号は回線Ｗ′
りＯツク信号に応答して８ビツト・ラッチ４２内へ記憶
され、このクロック信号は、下に論じるように、低論理
値へ遷移する回線ＣＡＳ−及びＷＥの信号間の論理条件
成立に応じてＲＡＭ論理回路１６によって発生される。

ラッチ４２の出力は、８ビツト色レジスタ５０の入力に
接続される伯、データ多重化変換装置２６の入力、及び
多重化変換装置５８の第二人力に接続される。色レジス
タ５０の出力はデータ多重化変換装置２６の他の入力に
接続される。色レジスタ５０は、ラッチ４２の出力によ
って、組合せ論理回路４４が回線ＬＤＣＬＲ上に高論理
値を発生する際、負荷され、これによって後続の書込み
サイクル中に８つの入出力緩衝装置２４に供給されるべ
き所定データ・パターンを記憶しこの書込みサイクル中
はこの色レジスタがデータ源として選択される。第１図
及び第２図から明らかなように、多重化変換装置２６は
、特別機能回路３０内の組合せ論理回路４４からの回線
ＷＴＣＬＲ上の制御信号に応答して、回線２７を経由し
て入出力緩衝装置２４に供給するために、色レジスタ５
０の内容か又はラッチ４２の出力を選択するように動作
する。また回線ＷＴＣＬＲ上の高論理値によってこの色
レジスタ５０の内容が回線２７上に供給される。上述し
たように、出力駆動回路３１は、回線２７上の値を読出
しサイクル中にデータ端子ＤｏからＤ７へ供給する。

ラッチ４２の出力もまた、上述したように、多重化変換
装置５８の第二人力に供給されることによって、書込み
マスク・レジスタ５４に負荷するに当たっての代替方法
を提供する。下にさらに詳細に説明するように、組合せ
論理回路４４は、書込みマスク・レジスタ５４を負荷す
るに当たっての二つの動作態様の１つを使用者が選択す
るのに応答して、高論理値信号を回線ＬＤＭＳＫ上に発
生するであろう。ラッチ４０の内容（回線ＲＡＳ−によ
ってラッチされた端子ＤＯからＤ７の値を記憶する）か
又はラッチ４２の内容（回線”ＷＥ−によってラッチさ
れた回線ＤＯからＤ７の値を記憶する）のいずれかが所
望されるのに応じて、組合せ論理回路４４は選択された
ラッチ内容の回線５ＬＥ４０を経由しての書込みマスク
・レジスタ５４への供給を制御するであろう、そしてこ
のレジスタは高論理値信号のときラッチ４０の出力を選
択し、低論理値信号のときラッチ４２の出力を選択する
。

組合せ論理回路４４は、さらに詳しく下に説明されるよ
うに、選択行書込み態様を使用可能にするために回線Ｆ
Ｗ上に信号を発生する。加えて、選択行田込み態様の目
的のため、書込みマスク・レジスタ５４の内容が特別機
能論理回路３０によって回線ＦＷＭ上に供給され書込み
マスク情報を選択行書込み態様のため伝送し、及び色レ
ジスタ５０の内容も同様に回線ＦＷＤ上に供給される。

下に説明されるように、本実施例の二重ボート等速呼出
し記憶装置１に内蔵される選択行書込み態様は、書込み
回路を利用しないで、その代わりに読出し増幅器４によ
る読出し動作を無効にすることによってデータを書き込
む。したがって、この動作に使用される情報は、好適に
は、書込みサイクル・タイミングから無関係に取り扱わ
れる。

第３ａ図を参照すると、回線ＲＡＳ’クロック信号の発
生が示されている。第３ａ図に示されている回路は、第
１図の゛ＲＡＭ論理回路１６内に存在する。二重ボート
記憶装置１の外部から発生された回線ＲＡＳ−行アドレ
ス・ストローブ信号は、否定素子１１０によって反転さ
れ、遅延段１０２を通して所望の遅延をさせられた後、
上に参照した回線ＲＡＳ’信号を発生する。否定素子１
０４による追加の反転は、回線ＲＡＳ−’クロック信号
を発生し、これについては下で論じられよう。

注意すべきことは、もちろん、必要な遅延、そして実際
に、回線ＲＡＳ’及びＲＡＳ−’信号の追加遅延形態は
、多様な制ｔ１１機能に対して二重ボート記憶装置１を
徹底して使用するならば、通常の技術の遅延によって容
易に発生させられるということである。回線ＲＡＳ’及
びＲＡＳ−’信号は、もちろん、同様な仕方でＲへＭ論
理回路１６内でも、又は当業者にとって周知の多数の方
法によっても発生される。

第３ｂ図は、ＲＡＭ論理回路１６にある回線Ｗ′りＯツ
ク信号、すなわち、第２図の回路において使用されたよ
うな回線Ｗ′クロック信号の発生を示す。回線ＷＥ−は
外部で発生される使用可能信号を受け取り、この信号は
ＮＯＲゲート１０６によってゲート制御され、このゲー
トの他の入力は回線ＲＡＳ−’に接続されている。回線
ＷＥ−書込み使用可能信号が回線ＲＡＳ−の活性期間中
に起こるときのみ高レベルを取るＮＯＲゲート１０６の
出力は、ＮＡＮＤゲート１０８の第一人力に接続され、
後者は他の入力を回線ＣＡＳ’に接続されている。上述
したように、回線ＣＡＳ’上の信号は遅延されまた反転
されて回線ＣＡＳ−列アドレス・ストローブ信号の形態
になる。ＮＡＮＤゲート１０８の出力は、ＮＯＲゲート
１０６の出力と回１！ＪＣＡＳ’の両者が高論理値のと
き、すなわち、回１１ＷＥ’−とＣＡＳ−信号間の論理
条件成立に応じて、低論理値を取る。遅延段１１０によ
る所望の遅延及び否定素子１１２による反転を通して、
第２図の回路で利用される回線Ｗ′り０ツク信号が発生
させられる。

上に全体的に論じたように、組合せ論理回路４４は、ラ
ッチ３２．３４，３６．３８の状態に応答して、各種の
制御信号をそれぞれ回線３３．３５．３７．３９上に発
生する。これらの制御信号、は、二重ボート記憶装置１
を制御してその各種態様の動作を実行させる。第１表は
、二重ボート記憶装置１の各種の特別態様の真理値表で
あり、これらの態様のいくつかについて以下に詳細に説
明しよう。

第　　１　　表 ＲＡＳ−遷移ＣＡＳ−遷移　　　機　能ＴＲ−ＭＥ　Ｓ
Ｆ　　５Ｆ ｏｏｏ　　　ｘ　　　レジスター記憶装置転送０１’Ｏ
Ｘ　　　記憶装置−レジスタ転送１００ＧＲＡＳ−で内
込みマスク負荷；データ配列に書込み。

１００１ＲＡＳ−で占込みマスク負荷二色レジスタを配
列に書込み。

１０１　０　　旧マスク使用：データを配列内込み。

１０１　１　　旧書込みマスク使用二 色レジスタを配列に書込み １１１０ＷＥ−で書込みマスク負荷。

１１１１１４Ｅ−で色レジスタ負荷。

１１０　１　　書込みマスク使用禁止二色レジスタを配
列に書込み １１０　０　　自込みマスク使用禁止；正常読み書ぎ。

上に論じたように、回１！ＷＴＣＬＪＪｔｌｌｌ信号は
組合せ論理回路４４によって発生されることによって、
データ多重化変換装置２６に色レジスタ５０の内容とラ
ッチ４２の出力との間で選択を行わせその結果を入出力
緩衝装置２４に印加させる。回線ＬＤＣＬＲ信号は、組
合せ論理回路４４によって発生される信号で、これによ
って色レジスタ５０がラッチ４２の内容で以て負荷され
る。回線ＬＤＭＳＫ信号は、組合せ論理回路４４によっ
て発生される信号で書込みマスク・レジスタ５４に送ら
れ、これによって、多重化変換装置５８の動作を制御す
る回線５ＥＬ４０の状態に応答して、書込みマスク・レ
ジスタ５４にラッチ４２の内容かラッチ４０の内容のい
ずれかを負荷させる。書込みマスク・レジスタ５４の内
容の回１！ＥＣＬＫへの供給は組合せ論理回路４４から
の回線ＳＥＬＭＳＫの論理状態に依存して使用可能とさ
せられる。したがって、組合せ論理回路４４は、これに
供給される入力に応答する適当な制御信号を発生するに
必要なような論理を含み、これについては第４図を参照
して説明しよう。

組合せ論理回路４４は、ラッチ３２．３４．３６．３８
の出力をそれぞれ回線３３．３５．３７゜３９を経由し
て、並びに他に、上述のように、回線ＲＡＳ’及びＷ′
低信号受け取る。組合せ論理回路４４の構成と動作は、
この回路が第１表に掲げられた特別機能の各々を使用可
能とするのでこれに従ってここでは説明しよう。

上述のように、書込みマスク・レジスタ５４は、ラッチ
４０の内容か又はラッチ４２の内容を負荷される。ラッ
チ４２は回線ＣＡ３−及びＷＥ−信号間の論理条件成立
により起こる回線Ｗ′倍信号応答して負荷されるので、
書込みマスク・レジスタ５４は様々な仕方で負荷される
ことが可能であるばかりではなく、一つのサイクル中の
様々な時間にも負荷されることが可能であり、このこと
が二重ボート記憶装置１の使用者に対する融通性を向上
する。

下に詳細に説明される選択行書込み態様を使用可能とす
るために回１！１ｌＦＷ上に信号を発生する目釣上、組
合せ論理回路４４は、さらに、ＡＮＤゲート１３７を含
む。ＡＮＤゲート１３７は、回線３３．３９．３７　（
回線３７は否定回路１３５で反転されまた回線３９は否
定回路１１６で反転される）を受け取り、その結果、行
アドレス・ストローブ回線ＲＡＳ−信号の高から低論理
値への遷移時に回線ＴＲ−及びＷＥ−の低論理値にあり
かつ回線ＳＦが高論理値にあるのに応答して能動論理状
態がＡＮＤゲート１３７の出力側において回線ＦＷ上に
発生される。

第５ａ図を参照すると、ランチ４０から書込みマスク・
レジスタへ負荷する場合、すなわち、そのサイクルの最
初の部分中のタイミング線図が示されている。第１表は
、第５ａ図に示されているように、書込みマスク・レジ
スタ５４が回線ＷＥ−及びＳＦ信号が低論理値にあり、
かつ信号ＴＲ−が高論理値にあり、回１ｉ１ＲＡＳ−が
その高から低論理値への遷移を行うときの、早期に負荷
されることを示している。このときに、データ端子Ｄｏ
からＤ７上の値が（回線ＲＡＳ’信号に応答して）ラッ
チ４０へ負荷され、また回線ＳＦ。

ＴＲ，及びＷＥ−信号がそれぞれラッチ３２，３６．３
８内へ記憶される。ラッチ３２．３６．３８のそれぞれ
回ＩＱ３３．３７．３９上の出力は、ＮＡＮＤゲート１
１８の入力に接続される（回線３３．３７の信号は否定
素子１１４．１１６によって反転される）。したがって
、ＮＡＮＤゲート１１８の出力は、回線ＷＥ−とＳＦの
ラッチ状態が低論理値にあるときかつ回線ＴＲ−のラッ
チ状態が高論理値にあるとき低論理値へ遷移する。この
ことは、低論理値をＮＯＲゲート１２０の一つの入力に
供給し、このゲートはその持つ他の入力を回線ＲＡＳ’
クロック信号によって制御されこのクロック信号は否定
遅延段１２２によって所望するように遅延しかつ論理を
生じ、また回線ＲＡＳ’遅延クロック信号の低から高論
理値への遷移の際、ＮＯＲゲート１２０の出力は高論理
値へ遷移し、第２図の多重化変換ｉ置５８への回線５Ｅ
Ｌ４０の高論理値を発生して、ラッチ４０の出力が選択
されるべきことを表示する。回線５ＥＥＬ４０は、また
ＯＲゲート１２４の１つの入力に接続され、回線ＬＤＭ
ＳＫに高論理値を発生する。回１！ＪＬＤＭＳＫ回線は
、書込みマスク・レジスタ５４に接続され、低がら高論
理値への遷移によって、書込みマスク・レジスタ５４が
多重化変換装同５８の出力値で負荷されるべきこととを
表示し、この値は、説明している場合においては、ラッ
チ４０の内容である。この動作によって、古込みマスク
・レジスタ５４は記憶サイクルの最初の部分中に負荷さ
れる。

回線ＴＲ−、ＷＥ−及びＳＦが、回線ＲＡＳ−の低論理
値へ遷移の際に、それぞれのラッチへ記憶された後に、
回線ＴＲ−、ＷＥ＝及びＳＦは、書込みマスク・レジス
タ５４を負荷する目的に対して「ｄｏｎ’ｔ　ｃａｒｅ
　（心配無用）」と状態となり、他の論理値へ遷移可能
となる。しかしながら、書込みマスク・レジスタ５４の
負荷掛けに続いて、読出し又は書込みのいずれかが、回
線ＷＥ−及びＴＲ−（米国特許用４，６３６．９８６号
の記憶装置におけるように、等速呼出し出力使用可能信
号用として働く回線ＴＲ−）に応じて、二重ポート記憶
装置１によって実行される。第５ａ図は、書込みマスク
・レジスタ５４の負荷掛けの後に起こる書込みサイクル
の比較的有りそうな事態を示している（使用者の書込み
動作実行における興味は占込みマスク・レジスタ５４の
負荷によって証拠立てられる）。第５ａ図に示されてい
るように、行アドレス値、すなわち、回線ＲＡＳ−の遷
移時におけるアドレス回線ＡＯから八８の状態は、占込
みマスク命レジスタ５４が負荷されつつある時間中に受
け取られる、また、行アドレス復号及び選択が、周知の
等速呼出しの仕方において、ＲＡＭ論理回路１６及びＸ
復号器１８によって行われる。列アドレス値は、第５ａ
図に示されているように、回線ＣＡＳ−アドレス・スト
ローブ信号と関連してアドレス端子ＡＯからＡ７上に現
れる。

第１表は、回線ＣＡＳ−の遷移時における回線ＳＦの値
がデータ端子ＤＯからＤ７上に受け取られたデータ又は
色レジスタ５ｏの内容のどちらが配列２に書き込まれる
データであるかを判定することを示している。第２図に
示されているように、ラッチ３４は回線ＣＡＳ−クロッ
ク信号に応答して信号ＳＦの値を負荷され、このクロッ
ク信号は回ＦｉＣＡＳ信号に関する遅延かつ反転信号で
ある。

ラッチ３４の出力からの回線３５は、（否定素子１２５
によって反転された後）ＮＯＲゲート１２６の１つの入
力に接続される。ＡＮＤゲート１２７は、その１つの入
力にＮＡＮＤゲート１１８の出力を受け取り、後者は、
上述したように、書込みマスク・レジスタ５４が負荷さ
れる問は低論理値にある、またこれは、もちろん、ＡＮ
Ｄゲート１２７の出力を低論理値に制御し、この出力は
ＮＯＲゲート１２６の他の入力に供給される。もし回線
ＣＡＳ−信号の遷移時における回線ＳＦの値が論理値”
１″であるならば、高論理値がＮＯＲゲート１２６の出
力に及び回線ＷＴＣＬＲに発生されるであろう。またも
し回線ＣＡＳ−の遷移時回線ＳＦが論理値”０″である
ならば、低論理値が回線ＷＴＣＬＲに発生されるであろ
う。回線ＷＴＣＬＲ［ｉ１線はデータ多重化変換装置２
６の制御入力に接続され、この多重化変換装置は高論理
値にある回線ＷＴＣＬＲに応答して色レジスタ５０の内
容を回線２７に供給し信号ＷＴＣＬＲが低論理値のとき
ラッチ４２の内容を回線２７に供給する。このようにし
て、組合せ論理回路４４は、占込みマスク・レジスタ５
４の負荷されるのと同じ記憶サイクル中にデータ源を選
択するように動作可能であり、この選択は回線ＣＡＳ−
の遷移時における回線ＳＦの値に応答する。

回線３３．３７．３９はＡＮＤゲート１２８にも接続さ
れ、回線３３はこれに先行して否定素子１１４によって
その信号を反転される。したがって、回線ＲＡＳ−の遷
移時に回線ＷＥ−の値が論理値”Ｏ”にあった限り、Ａ
ＮＤゲート１２８の出力は論理値″０”にある。ＡＮＤ
ゲート１２８の出力は、否定素子１３０を通して、回線
ＳＥＬＭＳＫに接続され、この回線は多重化変換装置１
６０の制御入力に接続されている。回線ＳＥＬＭＳＫの
高論理値は、このサイクル中に書込みマスク・レジスタ
５４が回線ＲＡＳ−信号の遷移に応答して負荷されるの
で、書込みマスク・レジスタ５４の内容が入出力！１！
！ｉ装置２４への回線ＷＣＬＫ上への信号を発生するた
めに選択されるべきことを指示する。さらに、回線３３
．３７゜３９は、反転されることなく、ＡＮＤゲート１
３２の入力にも接続され、またＡＮＤゲート１３２の出
力も回線３３．３９が低論理値のとき低論理値にある。

ＡＮＤゲート１３２の出力は否定素子１３４に接続され
、後者の出力に発生する回線ＷＥＮ信号は第２図のＡＮ
Ｄゲート５９の１つの入力に接続されている。したがっ
て、ＡＮＤゲート１３２の出力が低論理値のある限り、
回線ＷＥＮは高論理値にあり回線Ｗ′クロック信号を使
用可能としてゲートに通し、多重化変換装置〇〇を経由
して、書込みマスク・レジスタ５４の内容を回線ＷＣＬ
Ｋへ供給させる。上述したように、回線ＷＣＬＫ信号は
、入出力緩衝装置２４への書込みりＯツク信号があり、
回線２７上のデータの配列２への書込みを実行させ、こ
の場合、書込みマスク・レジスタ５４内に記ａすれてい
ｂ″゛０″にｌ！ｌ″ａするこれらの入出力ｖ１衝装置
は書込み動作を実行しない。したがって、他方が低論理
値で活性である間にｎから低論理値へ遷移する回線ＷＥ
−と回線ＣＡＳ−の間の論理条件成立に応じて（すなわ
ち、回線ＲＡＳ−の遷移に関連して回線ＷＥ−が論理値
に遷移しかつ高論理値に復帰することは回線Ｗ゛クロツ
ク信号発生されない）、クロック信号が回線Ｗ゛に発生
され、この信号は多重化変換装置６０の選択入力をゲー
トｔＩｌ制御して回ＩＷＣＬＫに通し、入出力ｆｉ衝装
置２４による書込み動作を実行させる。

第６図は、レジスタ規模の線図であって、書込みマスク
書込み動作を示す。マスク書込み動作前の８ビツトの記
憶場所の例が２ｎで示され、ここで８ビツトの各々は二
重ボート記憶装置１の配列２の各々内のアドレス指定場
所に対応する。この例においては、書き込もうとするデ
ータを含むデータ源は色レジスタ５ｏであり、第６図に
示されたその内容の例は１０１０１０１０２である。書
込みマスク・レジスタ５４の内容は、第６図においては
、４つの中央ビットのみ、すなわち、８ビツト記憶場所
のうち低位第３桁から第６桁までのみに書き込んで示さ
れている、また、逆に記憶場所２ｎ最上位２桁と最下位
２桁に対しては書込み動作がマスクされている。色レジ
スタ５ｏの内容がマスク書込みにおいて書き込まれる所
の、上に説明した書込みサイクルの実行の際の、アドレ
ス指定された記憶場所の更新が第６図に２　′として示
されている。中央の４つのビットのみが色レジスタ５０
の内容で以て書き込まれ、最上位２格と最下位２桁とは
書込み動作前と同じに保持されるということは、明らか
である。

上に言及したように、二重ボート記憶装置１は、回線Ｗ
′クロック信号によってクロック制御されるラッチ４２
によって、記憶サイクルの後期部分中に自込みマスク・
レジスタ５４を負荷することができる。第５ｂ図は、記
憶サイクルのｌｌ１１部分中に書込みマスク・レジスタ
を負荷するタイミング・サイクルを示している。回線３
３．３７．３９は、上に論じたように、これらの上の三
つの信号のいずれも反転されることなく、ＡＮＤゲート
１３２の入力に接続されており、したがって、ＡＮＤゲ
ート１３２の出力はこれらの回線の３つの信号が全て高
論理値のときに高論理値にある。

このことは、第１表に相当し、この表において、書込み
マスク・レジスタ５４の論理条件成立による負荷掛けが
信号ＲＡＳ−の遷移時にいずれも高論理値にある回線Ｓ
Ｆ、ＷＥ−及びＴＲ−信号によって使用可能とされる。

ＡＮＤゲート１３２の出力の高論理値は、否定索子１３
４を経由して回線ＷＥＮの低論理値を生じこれが書込み
回線ＷＣＬＫクロック信号を使用禁止し、これによって
配列２へのｍ込み動作を禁止する。ＡＮＤゲート１３２
の出力はＮＡＮＤゲート１３６の１つの入力に接続され
後者の有づる他の入力は回線Ｗ′回線の接続を受ける、
また（回線ＲＡＳ−の遷移の後）＠線ＷＥ−又はＣＡＳ
−の遅い方すなわら、両者の間の論理条件成い至るまで
ＮＡＮＤゲート１３６の出力は高論理値を保持する。Ｎ
ＯＲゲート１３８は、その１つの入力にＮＡＮＯゲート
１３６の出力を受け取り、かつその有する他の入力に回
１ｉ１３５を経由してラッチ３４の出力を受け取る、ま
た上述したように、ラッチ３４は回線ＣＡＳ−の遷移と
同時に信号ＳＦの値を記憶する。

第１表は、書込みマスク・レジスタ５４が回線　′ＣＡ
Ｓ−の遷移時に回線ＳＦが論理値ＩＴ　ＯＩＴにあると
き負荷され、回線ＲＡＳ−の遷移時に回線ＳＦ、ＷＥ−
、及びＴＲ−が全て高論理値にあることを示している。

したがって、書込みマスク・レジスタ５４を負荷するに
は、回Ｆ１１３５上の信号は、低論理値にある回線ＳＦ
信号をラッチ３４に記憶する回ＦｉＣＡＳ’　り０ツク
信号に応答して、低部１’ｌ！値にあるであろう。

書込みマスク・レジスタ５４の負荷掛けは、（回線ＲＡ
Ｓ−の遷移の後）回線ＷＥ−とＣＡＳ−間の論理条件成
によって完了する。第５ａ図に描かれている例は、回線
ＷＥ−が回線ＣＡＳ−の後にその遷移を行うことを示し
ており、以下の説明はこの例を使用している。第２図に
戻って参照すると、ラッチ４２は、回線クロック信号Ｗ
′に応じてデータ端子ＤＯからＤ７上の値を負荷され、
このクロック信号は（他方が活性している間、第３ｂ図
参照）高から低論理値に遷移する回線ＷＥ−及びＣＡＳ
−信号に遅れて発生される。第５ｂ図は、回線ＷＥ−の
低論理値への遷移時におけるデータ端子ＤｏからＤ７上
のｒＭＡｓＫＪとしてのｍ込みマスク・レジスタ５４の
内容の表現を示す。さらに、回線Ｗ′クロック信号は、
ＮＡＮＤゲー１−１３６の出力を低論理値に遷移させ、
これによってＮＯＲゲート１３８の出りに高論理値を発
生させる。この結果、ＯＲゲート１２４を経由して回ｉ
ＬＤＭｓＫを高論理値にし、これによって、多重化変換
装置６０の出力でもって書込みマスク・レジスタ５４を
負荷させる。ＮＡＮＤゲート１１８の出力が論理値”１
”にある限り（回線３９が高論理値）、回線５ＥＬ４０
はＮＯＲゲート１２０の動作によって低論理値にあるで
あろう。前述したように、回線５ＥＬ４０の低部３！Ｉ
！値は多重化変換装置６０を一制御して、ラッチ４２の
内容を選択させ、これを上述による回線ＬＤＭＳＫ信号
発生の際、書込みマスク・レジスタ５４に供給させる、
またラッチ４２はこのときにこれに負荷されたデータ端
子ＤＯから０７の値を保持する。このような仕方で、組
合せ論理回路４４は、第５ｂ図のタイミングに従って書
込みマスク・レジスタ５４論理条件成立負荷掛けを実行
し、また回線ＳＦは回ＩＣＡＳ−の遷移時に低論理値に
ある。

色レジスタ５０は、論理条件成立負荷態様における書込
みマスク・レジスタ５４と同じ仕方において、第１表に
示されているように、回線ＣＡＳ−の遷移時に信号ＳＦ
が高論理値にあるとぎにのみ負荷される。このことが、
ＮＯＲゲート１４０によって実行され、このゲートは上
に論じたＮＡＮＤゲート１３６の出力を受け取り、後者
は回線３５の信号を否定素子１２５による反転の後景は
取る。回線ＣＡＳ−の遷移時の回線ＳＦの高論理値は、
ＮＯＲゲート１４０の１つの入力の低論理値を結果する
。高から低論理値に遷移する回線Ｗ’Ｅ−及びＣＡＳ−
に遅れて、前述したように、ＮＡＮＯゲート１３６の出
力は低論理値へ遷移し、ＮＯＲゲート１４０の出力を高
論理値へ駆動する。ＮＯＲゲート１４０の出力は、回線
ＬＤＣＬＲであり、これは色レジスタ５０に接続され、
及びこの出力は高論理値において色レジスタ５０をラッ
チ４２の内容で負荷する。ラッチ４２は、前述したよう
に、クロック信号Ｗ°に応答してデータ端子ＤＯからＤ
７上の値（すなわち、第５ｂ図の値「内容」）で負荷さ
れる。

注意すべきことは、色レジスタ５０の負荷掛は又は書込
みマスク・レジスタ５４の遅れ負荷掛けのいずれかに対
して二重ポート記憶装置１の等速呼用しが禁止されると
いうことである。第５ｂ図に示されているように、この
ことによって、アドレス端子ＡＯからへ８上のアドレス
値は回線ＲＡＳ−とＣＡＳ−の遷移の両方においてｒｄ
ｏｎ’ｔ　ｃａｒｅｓ　（心配無用）」となる。［従来
の技術］において論じたように、多重記憶サイクルにお
いて書込みマスク・レジスタ５４の内容を使用すること
ができること、並びに、後続のマスク書込み動作に先行
して書込みマスク情報の負荷を必要とせずに無マスク書
込み動作を実行できることが、効果的である。したがつ
で、第１表は、書込みマスク・レジスタの内容を繰り返
し使用するための、並びに、書込みマスク・レジスタ内
に書込みマスク情報を保持する一方無マスク書込み動作
を実行するための、いくつかの動作態様が利用可能であ
ることを示している。

特別機能論理回路３０、及びこの中の組合せ論理回路４
４は、このような機能を達成するように設計されている
。

第５Ｃ図は、書込みマスク情報の再負荷をしないで、す
なわち、書込みマスク・レジスタ５４の先行の内容を利
用する、無マスク書込み動作を、示している。回線ＲＡ
Ｓ−の遷移の際に、回線ＴＲ−とＳＦとは高論理値にあ
り、一方、回線ＷＥ−は低論理値にある。前述のように
、ラッチ３２．３６．３８はこれらの値を回ＰｉｌＲＡ
Ｓ’クロック信号の制御の下に記憶し、これらは組合せ
論理回路４４によって受け取られる。第２図及び第４図
を参照すると、これらの組合せにおいてはＡＮＤゲート
１２８出力は低論理値にあるので、回線ＳＥＬＭＳＫは
高論１！１′！値にあり、したがって、書込みマスク・
レジスタ５４の内容はＡＮＤＮヘゲ５９の出力が高論理
値に遷移する際に回線ＷＣＬＫ＠線に供給されるように
選択されるであろう。回線ＲＡＳ−の遷移時の回線ＴＲ
−１ＳＦ及びＷＥ−の組合せによってＡＮＤゲート１３
２の出力は低論理値にされるから、したがって、回線Ｗ
ＥＮは高論理値にあり、これが回線ＷＥ−と低論理値へ
遷移する回線ＣＡＳ−間の論理条ｆ１成立を可能とし、
この結果、多化変換装置６０の出力、すなわち、書込み
マスク・レジスタ５４の内容を回線ＷＣＬＫ回線へ供給
させる。

しかしながら、上述した回線ＴＲ−、ＳＦ及びＷＥ−の
組合せの場合は、このサイクル中に印加される書込みマ
スク・レジスタ５４の内容は、先行の状態から変化させ
られていない。書込みマスク・レジスタ５４の再負荷は
組合せ論理回路４４によって禁止される、これは、ＡＮ
Ｄゲート１３２の低論理値出力がまたＮＡＮＤゲート１
３６の出力を高論理値に置き、後者がさらにＮＯＲゲー
ト１３８の出力を低論理値に置くからである。第５Ｃ図
に示されているように、回線ＲＡＳ−の遷移時の回線Ｔ
Ｒ−、ＳＦ及びＷＥ−の上述の組合せに対してはＮＡＮ
Ｄゲート１１８の出力は高論理値にあるから、ＮＯＲゲ
ート１２０の出力は低論理値を強制される。したがって
、ＯＲゲート１２４の両人力は低論理値にあり、これが
回線ＬＤＭＳＫを低論理値に強制して♂込みマスク・レ
ジスタ５４が負荷されるのを禁止する。書込みマスク・
レジスタ５４の先行の内容が、したがって、保持され、
上述したように、回線 ＳＥＬＭＳＫによって選択された店込みサイクル中に利
用される。

回ｔｉＡＣＡＳ−の遷移時の回線ＳＦの状態に応じて、
マスク書込み動作を受けるために回線２７に供給された
データは、色レジスタ５０の内容か、又は回線Ｗ′クロ
ック信号に応じてラッチ４２によって記憶されたデータ
端子ＤＯからＤ７のデータ値のいずれかであることがで
きる。第４図に示。

されている組合せ論理回路４４は、第１表の真理値表に
従って、この選択を、ＡＮＤゲート１４２を通すことに
よって可能とし、このゲートはその３つの入力を回４１
１３３．３７．３９に接続され、また回線３９の信号は
否定素子１１６で反転される。したがって、ＡＮＤゲー
ト１４２の出力は、回線ＲＡＳ−の遷移時に高論理値あ
る回線ＴＲ−１ＳＦ及び低論理値にある回線ＷＥ−の組
合せに応答して高論理値を取るであろう。ＡＮＤゲート
１４２の出力はＯＲゲート１４４の第一出力に接続され
、それが高論理値のときＯＲゲート１４４の出力を高論
理値へ駆動する。ＯＲゲート１４４の出力は、ＮＡＮＤ
ゲート１４６の第一人力に接続され、後者の有する他の
入力は上述の回！！２ｗ’クロック信号に接続され、そ
の出力はＡＮＤゲート１２７の入力に接続されている。

したがって、ＮＡＮＤゲート１４６の出力は、ＡＮＤゲ
ート１４２の出力が回線Ｗ′クロック信号の低がら高論
理値への遷移に際して高論理値にあるとき、低論理値へ
駆動される。ＮＡＮＤゲート１４６の低論理値出力は、
ＡＮＤゲート１２７の出力を低論理レベルへ強制し、こ
れによって、上述のようにＮＯＲゲート１２６人力を低
論理値にする。第５ａ図に関して上にしたのと同様に、
回線ＷＴＣＬＲは、ラッチ３４からの回線３５を通して
の動作によって高又は低論理値へ駆動されるが、このラ
ッチは回１ｉ１ＣＡＳ−の遷移時の回線ＳＦ値を記憶し
ており、これによって、多重化変換装置２６を制御して
色レジスタ５０の内容を選択させて回線２７を経由して
入出力緩衝記憶装置２４に供給させるか、又はデータ端
子ＤＯからＤ７の値を選択させる。第５Ｃ図は、データ
端子ＤｏからＤ７にとって妥当入力データが所望データ
源である際にこのような妥当データｒＤＡＴＡＪを供給
するに必要なタイミングを表示している。上述のように
、ラッチ４２は回ｓａｗ’クロック信号に応じて入力デ
ータを記憶し、またもし使用者が望めば、ラッチ４２の
出力はデータ多重化変換装置２６の１つの入力に供給さ
れる。

書込みマスク・レジスタ５４の内容は、特別機能論理回
路３０、及びこの中の組合せ論理回路４４によって行わ
れる特別サイクルにおいては、書込み動作に対して無視
されるが、しかし後続のマスク書込み動作のために保持
される。このようなサイクルの例のタイミングは、第５
ｄ図に示されている。回線ＲＡＳ−の遷移の際に、第１
表に示されているように、回線ＴＲ−、ＳＦは高論理値
にあり、一方回線ＷＥ−は低論理値にある、また前述の
ように、これらの値は、回線ＲＡＳ−クロック信号によ
って、それぞれラッチ３６．３８゜３２内に記憶される
。回線３７．３９．３３上に出現するこの信号の組合せ
（回線３３は否定素子１１４で反転させられる）によっ
て、ＡＮＤゲートの出力は論理値”１″に遷移し、回線
ＳＥＥＬＭＳを低論理値に置き、その結果、多重化変換
装置０に、書込みマスク・レジスタ５４の内容を無視し
て、電源Ｖｄｄを選択させて適当な時刻に回線ＷＣＬＫ
に供給させる。回線ＲＡＳ−信号の遷移時の回線ＳＦの
状態に対応するラッチ３２の内容は低論理値にあるから
、ＡＮＤゲートの出力もまた低論理値にあり、回線ＷＥ
Ｎを高論理値に置き、したがって、回ａｗ’クロック信
号は、回線ＷＣＬＫが低論理値であるため、多重化変換
装置２６を通過して回１！ＷＣＬＫの全てに高論理値を
発生する。この前のサイクルに関しては、第５ｄ図が、
回線ＷＥ−は回線ＣＡＳ−の遷移の後に低論理値へ駆動
されて、回線Ｗ′クロック信号を介しての書込み動作を
実行させることを示している。

信号ＲＡＳ−の温時の高論理値にある回線ＴＲ−１ＷＥ
−及び低論理値にある回線ＳＦの組合せに対してＡＮＤ
ゲート１３２の出力が低論理値かつＮＡＮＤゲート１１
８の出力が高論理値にあるから、第５ｂ図の場合と同様
に、書込みマスク・レジスタ５４の負荷が禁じられる。

新しい値は書込みマスク・レジスタ５４に負荷されない
（回線ＬＤＭＳＫは低論理値に留まる）から、これに記
憶されている先行の値が保持される。したがって、第５
Ｃ図に示されたような後続のサイクルによって、書込み
動作は、書込みマスク・レジスタ５４内に保持されてい
る書込みマスク情報を使用して、この書込み情報を再負
荷する必要なく、古込み動作を実行する。

第５Ｃ図にＩＩＩ還して上に論じたように、回線ＣＡＳ
−の遷移時の回線ＳＦの状態は、第５ｄ図の書込みサイ
クルがデータ源として色レジスタ５０の内容を使用する
か（回線ＳＦは低論理値）又はデータ源としてデータ端
子ＤＯからＤ７の値（第５ｄ図の［ＤへＴＡＩ　）を使
用するかのいずれかを取るように制御する。組合せ論理
回路４４は、この選択を実行する、これは、ＡＮＤゲー
ト１２８の出力がＯＲゲート１４４の第二人りに接続さ
れており、これによって、第５Ｃ図のサイクルとに関連
して上に論じられた、ＡＮＤゲート１４２の出力として
ＮＯＲゲート１２６による回線Ｗ　Ｔ　ＣＬ　Ｒの発生
と同じ効果を有するからである。

映像装置内の第１図に示された二重ボート記憶￥装置１
のような二重ボート記憶装置の使用においては、多くの
場合、多数の逐次記憶が同等のデータで書き込まれる。

例えば、二重ボート記憶装置１が図形画像のビット・マ
ツプ表示を含む所では、表示画像の広い面積が成る色で
満たされる。したがって、単一サイクルにおいて、二重
ポート記憶装置内の多数場所に同等のデータを店き込む
ことが効果的であると思われる。

第７図を参照すると、Ｙ復号器２０のブロック線図が示
されており、これは、単一サイクルにおいてその内部の
隣合う列をアドレス指定する特徴を実行する回路を含み
、以後この特徴を「ブロック書込み」特徴と呼ぶことに
する。二重ボート記憶装＠１の動作は第７図に関連して
以下に説明される特徴によって強化されるけれども、注
意すべきことは、以下に説明される二重ボート記憶装置
はブロック書込み特徴がなくても充分に動作可能である
ことである。また、注意すべぎことは、第７図は二重ボ
ート記憶装Ｍ１内の単一配列２に対するＹ復号器を示し
ているが、もちろん、第７図に示されている回路は第１
図に示されている配列２の各々に関連しているというこ
とである。Ｙ１号器２０は、前述のように、アドレス端
子ＡＯからＡ７上に受け取った列アドレス信号のラッチ
値を受け取る、なお、これらのラッチ列アドレス回線は
第７図の端子ＡＹＯからＡＹ７によって表示される。も
ちろん、配列２の各々内には２５６列だけしか存在しな
いから、回ａｃＡｓ−によってラッチされた端子へ８の
値は列復号動作においては利用されない。前記復号器２
００が端子ΔＹ２からＡＹ７を受けとり、これらの６ビ
ツトを復号して６４本の出力口＄５１２０２に入れ、こ
れらの１つは高論理値にあることによって使用可能とな
る。

出力回線２０２の各々は、したがって、そのｌｌ１ｙ１
する配列２内の４つの列からなる群の選択を表示する。

４つの列の各群に関連して列選択回路２０４があり、簡
単のために第７図においては、１つの列選択回路２０４
だけが示されている。前置復号器２００からの関連する
出力回線２０２は、各列選択回路２０４内に含まれる、
ＡＮＤゲート２０６の１つの入力、及びＡＮＤゲート２
０８の１つの入力に接続されている。特別機能回路３０
からの回線ＷＴＣＬＲはＡＮＤゲート２０６の第二人力
接続され、否定素子２０７によって反転される回線ＷＴ
ＣＬＲはＡＮＤゲート２０８の第二人力に接続される。

上述のように、回線ＷＴＣＬＲは、色レジスタ５０が配
列２に棗き込まれるときに発生される、また配列２の各
々内の多数の列をアドレス指定するに当たってのここに
説明される特徴は同じ信号によって使用可能である。な
おまた、ＩＡ選択回路２０４に含まれて４−の−１復号
各２１０があり、等速呼用し態様においてアドレス指１
定されるべき配列２内の列の選択に当たって、端子ＡＹ
ＯからＡＹ７を最下位列アドレス・ビットの実際の復号
を実行する。４−の−１復号器２１０は、端子ＡＹＯか
らＡＹ７の値に応じて、４つの回１２１４．から２１４
　ｏ、３を駆動する。パス・トランジスタ２１２ｏから
２１２．＋３はその対応する回線２１４ｏから２１４ｏ
、３をその対応するトランジスタ２２０ｏから２２　Ｏ
ｎ＋３のゲートに接続する。各トランジスタ２１２ｏか
ら２１２　ｎ＋３のゲートは、ＡＮＤゲート２０８の出
力によって制御される。したがって、ブロック書込み特
徴が選択される、すなわち、回線ＷＴＣＬＲ１ｆｉ＾論
理値にある事態においては、４−の−１復号器２１０の
動作結果は、たとえ対応する出力回１ｉ１２０２その関
連する４つの列の群を選択したとしても、４−の−１復
号器２１０の動作結果は無視されるであろう。

列選択回路２０４は、第７図に回線４３ｏ１　　・４３
　．４３　．４３６として示されているように、ラッチ
４２の内容の偶数ビットを受け取る。

上述のように、ラッチ４２は、各サイクルに書込み使用
可能信号クロック信号の後の時刻に受け取るデータ端子
ＤｏからＤ７の値を記憶する。回線４３　．４３　．４
３　．４３６の各々は、パスφトランジスタ２１６　か
ら２１６　ｎ＋３に接続され、これらのトランジスタは
そのゲートをＡＮＤゲート２０６の出力に接続され、こ
れらのトランジスタの各々はまたその対応するトランジ
スタ２２０ｎから２２　Ｏｎ＋３のゲートに接続されて
いる。

トランジスタ２２０　から２２　Ｏｎ＋３は、配列２に
関連する入出力緩衝記憶装置２４をその列にｍｉする読
出し増幅器４に接続し、これによって技術的に周知の仕
方で、選択された列に対する書込み動作を達成する。回
線ＷＴＣＬＲが使用可能でない通常動作の場合には、Ａ
ＮＤゲート２０６の出力は低論理値にあり、回線４３゜
、４３２．４３　．４３６をトランジスタ２２０　から
ｎ ２２　Ｏｎ＋３の状態に影響を及ぼさないように使用禁
止する。同時に、ＡＮＤゲート２０８の前置復号器２０
０によって選択された４つの列の群に対する出力は高論
理直にあり、これによって４−の−１１１＠！８２０４
の結果で、関連する入出力緩衝記憶装置２４の選択され
た列に対する読出し増幅器４の接続を制御するのを可能
とする。

組合せ論理回路４４によって回線ＷＴＣＬＲを使用可能
とするために第１表に示されたように回ＩＷＥ−１ＳＦ
及びＲＴ−の状−態に応じてブロック書込み特徴が選択
されるとき、端子ＡＹ２からＡＹ７に応答して前置復号
器２００によって選択された４つの列の群に対してＡＮ
Ｄゲート２０６の出力は高論理値にあるであろう。この
事態について、回線４３　．４３　．４３　．４３６の
状態は、トランジスタ２２０　　から２２　Ｏｎ＋３の
どれが導通するかを判定し、及び実に関連する群内の最
高全部で４つの列のその入出力緩衝記憶装置２４への接
続を可能とする。次いで、配列２に対応する色レジスタ
５０のビット内容が、ラッチ４２からの回線４３　．４
３　．４３　．４３６の状態によって選択される列内に
書き込まれる。

第８図を参照すると、ブロック書込み動作を説明するタ
イミング線図が示されている。前掲の第１表から明らか
なように、回線ＣＡＳ−列アドレス信号が高論理値へ移
行するとき回線ＳＦが高論理値にあることにｇＱ連して
、回線ＲＡＳ−の活性への遷移時に回ＦｉＴＲ−が高論
理値にありかつ両回ＩＷＥ−１ＳＦが低論理値にあると
きの書込みサイクル中に色レジスタ５０の内容が書き込
まれる。第１表に従って、かつ第８図に示されているよ
うに、色レジスタの書込み動作〈及び本実施例における
ブロック書込み特徴）は、回ＦｉｉＲＡＳ−行アドスレ
・ストローブ信号がその低論理値において活性へ遷移す
るときに、回線ＴＲ−は、高論理値にあり、かつ回１１
ＷＥ−８Ｆの論理ＡＮＤが低論理レベルにあることを要
求し、また回線ＣＡＳ−列アドレス・ストローブ信号が
活性へ移行するとき、回線ＳＦが高論理値にあることを
要求する。ブロック書込み態様がこのようにして使用可
能にされることに伴って、活性に移行する回１１ＣＡＳ
−とＷＥ−の論理条件成立に応じてデータ端子ＤＯから
Ｄ７のデータ入力信号の偶数ビットの値、（すなわち、
データ端子ＤＯ１Ｄ２、Ｄ４、Ｄ６）が、対応する配列
２に対する色レジスタ５０の内容でもって書き込むべき
４つの列からなる群内の列を指定する。上述のように、
このような列の全て４つのがこの態様においてアドレス
指定され、８つの配列２の各々内の４つの列が単一サイ
クルにおいて書き込まれるという特徴を提供する。

第１表を、再び参照すると、回線ＳＦとＷＥ−の両方が
回［ＩＲＡＳ−の活性への遷移時に低論理値にある事態
においては、マスク内込み動作がブロック書込み特徴に
従って使用可能である。このようにして、色レジスタ５
０の内容が（４つの列の群内の）多数の列に、選択され
他配列だけに、書き込まれる。第９図を参照すると、色
レジスタ５０の応用がレジスタ規模で示されており、か
つ書込みマスク・レジスタ５４が２つの列ＣＯＬ。

及びＣＯＬ。＋１にｐＡＮする配列２の各々内の記憶場
所の内容を変更するように示されている。上述したよう
に、第８図のタイミングにおいて回線ＣＡＳ−が活性に
なった後に回線ＷＥ−使用可能信号が活性に移行すると
きデータ端子ＤＯ１Ｄ２が論理値Ｈ１１１を有しかつデ
ータ端子Ｄ４、Ｄ６が論理値”Ｏ″にある事態において
、列ＣＯＬ。

及びＣＯＬ　ｎ＋１が、選択される。第６図の例におい
ては、下位第３ビツトから第６ビツトだけが色レジスタ
５ｏの内容で書き込まれたが、しかしながら、上に説明
されたブロック書込み特徴は選択された列ＣＯＬ　　及
びＣＯＬ　ｎ＋１においても同時におこなわれる。

ここで、第１１図を参照して、選択行重送み動作を実行
するための二重ボート記憶装Ｍ１内の追加回路の構成及
び動作を詳しく説明しよう。第１１図は、単一の読出し
増幅器４を示しこの読出し増幅器はビット回Ｉ！１１３
００ａ及び３００ｂに接続される。第１１図に示された
ビット回路の構成は、１９８７年４月１４日ダビット・
Ｊ・マツケＯイ（Ｄａｖｉｄ　Ｊ　ＨＣＥｌｒＯＶ　）
に発行されかつテキサス・インスツルメンツ有限責任会
社に譲渡された米国特許第４．６５８，３７７号の記載
と同様の「折返し」ビット回線式のものである。データ
は、記憶コンデンサ３０６ａ及び３０６ｂ内に電荷記憶
の形で記憶され、このコンデンサはそれぞれ転送ゲート
３０８ａ及び３０８ｂによつでビット回線３００ａ及び
３００ｂに接続可能である。転送ゲート３０８ａ及び３
０８ｂは行選択回線ｘｗｏ　。

及びＸＷＤ１信号によってそれぞれ制御され、これらの
信号は二重ボート記憶装置１によって受け取られる行ア
ドレス信号の復号からＸ復号器１８によって発生される
。もちろん、多数の記憶コンデンサ３０６が読出し増幅
器４の各々にｌＩＩ連させられ、これらのコンデンサの
半分はビット回線３００ａに接続可能であり残り半分は
回線３００ｂに接続可ｆｌｌである（すなわち、５１２
Ｘ２０４８構成の１メガ・ビット等速呼出し記憶装置の
場合５１２個の記憶コンデンサ３０６のうちの２５６個
ずつがビット回線３００ａ及び３００ｂの各々に接続可
能である）。簡単化のために第１１図においては単一の
記憶コンデンサ３０６がビット回Ｉ！Ｊ３００ａ及び３
００ｂの各々に関連して示されている。単一行アドレス
信号回線が読出し増幅器４に関連する各記憶コンデンサ
３０６に関連させられ、行選択信号の１つのみ（例えば
、回線ＸＷＤＯ及びＸＷＤｌのうちの１つのみ）が呼出
しサイクル中に高論理（能動状態）値を取るであろう。

ビット回線３００ａ及び３００ｂの各々にｎｕ３１する
ダミー・コンデンサ３０２ａ及び３０２ｂが配設され、
これらは参照電荷を記憶しこの参照電荷に対して選択さ
れた記憶コンデンサ３０６内の電荷が読出し増幅器４に
よって比較される。

この実施例においては、ダミー・コンデンサ３０２は記
憶コンデンサ３０６と実質的に同じ寸法のものであり及
び同じ静電容量を有する。ダミー・コンデンサ３０２ａ
及び３０２ｂはそれぞれダミー転送ゲート３０４ａ及び
３０４ｂによってビット回１１３００ａ及び３００ｂに
接続可能である。

ダミー転送ゲート３０４ａ及び３０４ｂは、それぞれダ
ミー語回線ＤＵＭＯ及びＤＬＩＭ１信号によって制御さ
れ、これらの信号は下に説明されるような仕方で行アド
レス信号に応答してＸ復号器１８によって発生される。

さらにダミー・コンデンサ３０２ａ及び３０２ｂに接続
されてダミー予充電トランジスタ３１２ａ及び３１２ｂ
があり、これらの各々は予充電電圧■ｒｅｆに接続され
る。ダミー予充電トランジスタ３１２のゲートは予充電
り０ツク信＠ＰＣによって制御され、このクロック信号
は記憶サイクルの予充電部分中に供給され、この時間中
ダミー語回線ＤＵＭＯ及びＤｔＪＭｌは低論理値を取り
、したがってダミー・コンデンサ３０２はその関連する
ビット回ｉ！３３００から絶縁される。予充電クロック
信号の供給中、トランジスタ３１２はターンオンされて
、予充電電圧ｖｒｅｆがダミー・コンデンサ３０２に印
加され、関連する電荷をこのコンデンサの内部に記憶す
る。この実施例において、電圧■ｒｅｆは二重ボート記
憶装置１の電源電圧■ｄｄの約１／３であり、ダミー・
コンデンサ３０２は記憶コンデンサ３０６とほとんど同
じ静電容量値を有するので、全”１′°状態の約１／３
がしたがって予充電中にダミー・コンデンサ３０２の各
々内に記憶される（全Ｉ＋　１１１状態はＶｄｄ値の印
加によって記憶コンデンサ３０６内に書込み又は記憶さ
れる）。ダミー・コンデンサ３０２内のこの１／３Ｖ、
、値は、記憶コンデンサの漏れ及びその他の作用に起因
して記憶された全”１″状態の低下を配慮して、参照電
荷が１′′及びＩＩ　ＯＩＩ状態との間でこれらからほ
とんど等距離の値にある　。

ようにするには、この実施例にとって好適である。

上掲の特許第４，６５８．３７７号に記載されているよ
うに、ビット回線３００ａ及び３００ｂは好適には等化
されかつ１　／　２　Ｖ　ｄａの電圧に予充電される。

つまり、先行記憶サイクルにおける読出し増幅器４の復
元動作の後にビット回線３００の１つは実質的に■ｄｄ
にありかつ他のビット回線は実質的に接地電位にあるか
ら、１／２Ｖ、ｄな電圧の予充電は２つのビット回線３
００ａ及び３００ｂを単に互いに等化することを通して
その大部分を達成され、したがってこれらのビット回線
３００を所望の電圧に予充電するに必要な外部電力は少
なくて済む。この等化及び予充電は能動サイクルの後に
起こり、かつもちろんダミー・コンデンサ３０２の予充
電中にこれを起こすことができる。

米国特許第４．６５８．３７７号に記載されているよう
に、折り返しビット回線配置は、選択された行内の記憶
コンデンサ３０６をビット回線３ｏｏの１つに接続し、
一方ダミー・コンデンサ３０２をそのビット回線対内の
相手のビット回線３００に接続することによって動作す
る。例えば、もし記憶コンデンサ３０６ａが選択されよ
うとしたならば、行選択回ｍｘｗｏｏ信号は能動状態す
なわち高論理値を取って、転送ゲート３０８ａをターン
オンし、これによって記憶コンデンサ３０６ａがビット
回線３００ａに接続されるであろう。

復号された行アドレス値はダミー語回線ＤＵＭ１を能動
状態すなわち高論理値に駆動して、ダミー転送ゲート３
０４ｂをターンオンし、これによってダミー・コンデン
サ３０２ｂがビット回線３゜ｏｂに接続されるであろう
。上掲の米国特許第４゜６５８．３７７号に記載されて
いるように、読出し増幅器４は、記憶コンデンサ３０６
ａ及びダミー・コンデンサ３０２ｂがこの読出し増幅器
に接続された後ビット回線３００ａと３００ｂとの間に
差動的に記憶された電圧を読み出し、（読出し増幅器４
がＹ復号器２０によって選択されたならば）入出力！ｌ
！Ｉ記憶装置２４に伝送するためにこの読み出した差電
圧を論理値にまで増幅し、（その関連する読出し増幅器
４がＹ復号器２ｏによって選択されたか否か）読み出し
た論理値を記憶コンデンサ３０６ａ内に復元する。留意
すべきことは、１掲の米国特許用４．６５８．３７７号
は区分化折り返しビット回線という解決策を記載してお
り、ここではビット回線３００の各々は区分に分けられ
、その場合選択された個々の区分は追加の復号によって
読出し復号器４に適用されるために選択されるというこ
とである。この区分化解決策の利点はここに記載されて
いる二重ボート記憶装置１にも等しく適用可能であるけ
れども、第１１図の構成は簡単化のためにビット回線３
００のこのような区分化は含んでいない、これは、区分
化解決策がここに説明される選択行書込み態様の動作及
び利点の達成にとって本質的ではないからである。

ここに説明された選択行書込み態様の目的のため、トラ
ンジスタ３２０ａ及び３２０ｂがそれぞれビット回１ｉ
３００ａ及び３００ｂに接続される。

トランジスタ３２０ａおよび３２０ｂのゲートはそれぞ
れ回線ＦＯ及びＦ１データ信号によって制御される。ト
ランジスタ３２０ａ及び３２０ｂは回線３２１を経由し
てコンデンサ３２２の１つの電極板に接続され、このコ
ンデンサはその他の電極板を接地されている。トランジ
スタ３２４はコンデンサ３２２に並列に接続され、その
ゲートを予充電クロック信＠ＰＣによって制御され、予
充電クロック信号ＰＣが能動状態すなわち高論理値のと
き（記憶サイクルの予充電部分中に起こる）、コンデン
サ３２２は放電して接地電位に達する。

回線３２１は、同様に、トランジスタ３２０を経由して
他の読出し増幅器４に関連する追加のビット回線３００
に接続可能である。このようにして、コンデンサ３２２
はビット回Ｉ！１１３００の多数対によって共用される
。好適には、単一のコンデンサ３２２の共用は二重ボー
ト記憶装置１の単一の入出力（すなわち、単一の配列２
内の）に関連するビット回線３００に限定される。コン
デンサ３２２によって供給されるデータ状態の選択は、
さらに以下に説明される。

この実施例に内蔵される選択行書込み態様は、記憶コン
デンサ３０６及びダミー・コンデンサ３Ｏ２によって読
出し増幅器４に供給される電荷を無効にし、その結果、
各読出し増幅器４の各々が強制的に同じ状態に置かれ、
選択された行内の記憶コンデンサ３０６の各々内に同じ
データ状態を復元することによって、達成される。この
実施例においては、このことは、コンデンサ３２２を、
読出し中に記憶コンデンサ３０６が接続されるビット回
線３００又はダミー・コンデンサ３０２が接続される相
手のビット回線３００のいずれかに接続することによっ
て、達成される。最新のダイナミック等速読出し記憶装
置においては、典型的なビット回線３００の寄生静電容
量は典型的記憶コンデンサ３０６の静電容量の約１０倍
であることは、もちろん、周知である。コンデンサ３２
２は、記憶コンデンサ３０６又はダミー・コンデンサ３
０２のいずれかを放電させるために、及び回線３２１が
トランジスタ３２０を通して接続されているビット回線
３００を、読出し増幅器４が数値の極性方向に設定され
る程度に応じて、部分的に放電させるために、充分な寸
法のものである。

記憶コンデンサ３０６ａが？１０　ＩＩ状態を書き込ま
れるように選択行書込み動作が達成される場合には、回
線ＦＯ信号は読出しに先立って能動状態を取り、コンデ
ンサ３２２をビット回線３００ａに接続し、これが、記
憶コンデンサ３０６ａ内の記憶データにかかわらず、記
憶コンデンサ３０６ａ及びビット回線３００ａを放電さ
せるように作用する。読出し中、読出し増幅器４は、し
たがって、あたかも記憶コンデンサ３０６ａがその内部
に電荷を記憶していない（すなわち、”０１１状態）の
ように動作する。復元動作においては、読出し増幅器４
は、記憶コンデンサ３０６ａ内に”０”状態を復元させ
る。このことは、語回線ｘｗｏｏ信月に関連する記憶コ
ンデンサの各々に対してもまた起こり、それゆえ記憶装
置１の全体的な行が、Ｙ復号器２０及び記憶装置１内の
書込み回路を使用することなく、単一サイクル中に゛′
０″状態を書き込まれる。

第２表は、ビット回線３００ａ及び３００ｂのそれぞれ
に関連する記憶コンデンサ３０６ａ及び３０６ｂ内に”
１″及び″０″状態の書込みを達成するためにコンデン
サ３２２が接続されるビット回線の状態を示す。

３０６ａ　　　　　ＯＦＯ ３０６ａ　　　　　１　　　　　　Ｆ１３０６ｂ　　　
　　ＯＦ１ ３０６ｂ　　　　　Ｉ　　　　　　ＦＯ第１１図から明
らかなように、０”状態を内き込むためには、コンデン
サ３２２は選択された記憶コンデンサ３０６のビット回
線３００に接続されなければならない、また１”状態を
書き込むためには、コンデンサ３２２は選択されたダミ
ー・コンデンサのビット回線３００に接続されなければ
ならない。

上述の機能を達成するためのコンデンサ３２２の最少容
量は、容易に計算することができる。選択された行書込
み動作においてコンデンサ３２２にとって最悪の場合は
、記憶コンデンサ３０６が１”状態を記憶しているとき
にこのコンデンサが接続されているビット回線３００に
”０°′状態を書き込む場合である。この場合の動作は
、コンデンサ３２２に（例えば）記憶コンデンサ３０６
ａを全＄１１　Ｎ状態から放電させること、及び１込み
を達成しながら、読出し増幅器４が記憶コンデンサ３０
６ａのＩＩ　Ｏ＃ｌ状態にあることを読み出すこと、ま
た０”がこの記憶コンデンサ内に復元されることとを保
証するために（ビット回線３００ｂにｇＱ運する）ダミ
ー・コンデンサ３０２ｂ内に記憶されている電荷間だ番
プ記憶コンデンサに関連するビット回線３００ａをさら
に放電させることを必要とする。ダミー・コンデンサ３
０２ｂによってビット回線３００ｂに供給される電荷は
、このコンデンサの容ｆｆ１Ｃ３ｏ２に掛けることの予
充電電圧差ｖｂｉｔ−ｖｒｅｆであり、ここにＶｂｉｔ
はビット回線予充電電圧また■、。１はダミー・コンデ
ンサの予充電電圧である。記憶コンデンサ３０６ａによ
ってビット回１３００ａに供給される最大電荷は、この
コンデンサの静電容”　３０６に掛けること（７）Ｖ、
ｄ（”　１　”　＠記憶の場合）、！：Ｖ、、ｔの電圧
差である。コンデンサ３２２によって記憶されることの
できる電荷は、その静電容量　Ｃ３２２に掛けることの
その初期予充電電圧Ｖ。とビット回線予充電電圧■ｂｉ
ｔとの電圧差でありこの電圧差にこのコンデンサがトラ
ンジスタ３２０ａを通して接続される。ビット回＄１３
００の８対はそれ固有のコンデンサ３２２及びこれに関
連する予充電トランジスタ３２４を有してもよい。しか
し、レイアウトの見地からはビット回線３００の多数の
対によって単一のコンデンサ３２２及び予充電トランジ
スタ３２４を共用することの方が遥かに効率的である。

この場合、もちろん、コンデンサ３２２はビット回線３
００の関連する全ての対にとって同時に起こるＲ悪の条
件（例えば、全ての選択された記憶コンデンサ３０６か
ら１”状態を放電させる）に適合する寸法のものである
ことを必要とする。したがって、逐次選択行書込み動作
は、コンデンサ３２２の静電容”　Ｃ３２２が次の関係
を満足することを要求する。

Ｃ３２２（ｖｂｉｔ　−ｖｏ　）＞ｎ［ｂ（ｖｄｄ−ｖ
ｂｉｔ　”　Ｃ３０２（ｖｂｉｔ　−ｖｒｅｆ　）１こ
こに、ｎは単一コンデンサ３２２を共用する各行ごとに
選択された記憶コンデンサ３０６の数（ビット回線３０
０の８対がその固有のコンデンサ３２２を有する場合は
、ｎは１に等しい）。この関係は、したがって、このよ
うな動作においてコンデンサ３２２によって記憶される
べき電荷は（ビット回線３００ａの予充電電圧に関して
）ＩＩ　１１＋状態を有するｎ個の記憶コンデンサ３０
６ａによって記憶された電荷に加えることの（ビット回
線３００の予充電電圧に関し）ダミー・コンデンサ３０
２ｂの各々によって記憶された電荷に少なくとも等しく
なければならないという要求と等価である。しかしなが
ら、本実施例において上に説明されたように、ｖｏは接
地電位であり、ｖｂｉｔは１／２Ｖｄｄであり、Ｃ３ｏ
２はＣ３゜６に等しく、またはｖｒｅｆは１／　３　Ｖ
　ａａである。コンテンサ３２２の静電容量の値を規定
する上掲の関係は、したがって、次のように簡単化され
る。

Ｃ３２２（Ｖ６ｄ／　２　）　＞　ｎ　［２Ｖ６．：１
／　３　）　］これから、次のようになる。

Ｃ＞ｎ［Ｃ（４／３）］ 記憶コンデンサ３０６の静電容量の値が５０ｆＦの場合
、各配列２の１行内に２５６個の記憶コンデンサ３０．
６が選択されたと仮定すると（等速呼出し記憶装置１に
おいては５１２ｘ２０４８個の記憶コンデンサが各５１
２Ｘ２５６個からなる８つの配列２に組織されている）
。コンデンサ３２２の静電容量の値ば少なくとも約１７
ＰＦでなければならない。特に留意すべきことは、コン
デンサ３２２の接地電位への予充電によって、ビット回
線３００が１／２■ｄｄに予充電されている場合、最少
寸法のコンデンサ３２２で済むということである。

ここに説明された選択行書込み態様の性能をもっばら目
指す関係上、コンデンサ３２２の寸法はその実用最大値
を取ることはない。しかしながら、留意すべきことは、
もしコンデンサ３２２がその接続されているビット回線
３００を過剰に放電させるならば、選択行書込み態様を
利用していない読出し増幅器４に悪影響を受けるという
ことである。この事態は、配列２の各々が選択行書込み
態様を実行に当たって独立に選択されるか又はこれから
禁止される二重ボート等速呼出し記憶装置１として構成
された記憶装置内で起こり得る。

第１１ａ図を参照すると、上掲の米国特許筒４゜６５８
．３７７号に記載の典型的相補型金属酸化膜半導体（０
ＭＯ８＞読出し増幅器４が示されている。ビット回線３
００ａ及び３００ｂはそれぞれトランジスタ３１９ａ及
び３１９ｂを経由してｐチャンネル拳トランジスタ３４
６ａ　（又は３４６ｂ、ただしビット回線３００ｂの場
合）とｎチャンネル・トランジスタ３４４ａ　（又は３
４４ｂ）との間の接合における読出し接続点３０１　ａ
及び３０１ｂにそれぞれ接続され、これらのトランジス
タ３４４及び３４６は周知の交さ結合否定回路内で働く
。トランジスタ３４４のソースにおける接続点３４０は
複数の読出し増幅器４によって共用されるが、これはト
ランジスタ３４６のソースにおける接続点３４２につい
ても同様である７１出し動作中、クロック信号８１（ク
ロック信号Ｓ１はクロック信号Ｓ２に先行する）が増幅
を開始するために高論理値に遷移する時間の前に接続点
３４０は接地から絶縁され、このことがビット回線３０
０ａと３００ｂとの間の差電圧をその増幅に先立って安
定化させる。なおまたこの時間中、クロック信号Ｔは高
論理値を取り、その結果、ビット回線３００ａ及び３０
０ｂが読出し接続点３０１ａ及び３０１ｂにトランジス
タ３１９ａ及び３１９ｂを経由して接続される。この差
電圧の安定化は、読出し増幅器４に結合する雑音に起因
する誤読出しを防止するのに有効である。

もし第１１図のコンデンサ３２２の静電容量が過大であ
るならば、それが接続されているビット回線３００が１
／２■ｄｄより下にあるｎチャンネル・トランジスタ３
４４のしきい電圧よりも低い／ 電圧にまで放電させられる。例えば、もしビット回線３
００ａがコンデンサ３２２に接続されかつ過剰に放電さ
せられると、トランジスタ３４４ｂはターンオフされか
つこのようにトランジスタ３４４ａはターンオンされ、
その結果接続点３４０がトランジスタ３４４ａを通して
ビット回線３００ａの放電を開始させる。接続点３４０
のこのような放電はコンデンサ３２２によって読出し動
作を無効にされる読出し増幅器４にとって無害であるけ
れども、もし接続点３４０が読出し増幅器４のうち選択
行書込み態様を利用しないいくつかの増幅器によって共
用されるならば、接続点３４０のこの放電は、ビット回
線電圧の安定化に先立って、その増幅器内の交さ結合否
定回路の状態を早まって設定する（すなわち、あたかも
クロック信号Ｓ１がビット回線３００の安定化に先立っ
て接続点３４０を接地電位へ変化させ始めるかのように
なる）。したがって、コンデンサ３２２は、そのｌＩＱ
＊するビット回線予充電電圧より低くトランジスタ３４
４の１つのし、きい電圧よりも深くそのビット回線を変
化させることのないように寸法上限定されなければなら
ない。コンデンサ３２２の容量の最大値は、記憶装置１
内のビット回線３００及び読出し増幅器４の特性に依存
し、かつ通常の熟練技術の１つによって容易に計算され
る。

第１２図は、ブロック形式において、二重等速呼出し記
憶装置１内のコンデンサ３２２の構成を配列２の各々と
関連させて示す。第１２図において、第１図の機能ブロ
ックのあるものは簡単化のため示されていない。配列２
ｏから２７の各々は、第１１図について上に説明された
ように、関連するコンデンサ３２２及びトランジスタ３
２４（第１２図においては、ブロック３２６による集合
で示されている）を有する。留意すべきことは、単一の
コンデンサ３２２及び単一のトランジスタ３２４は、配
列２の全てによって共用されることもできるということ
である。選択論理回路３２８は、第２図に示されている
ように、書込みマスク・レジスタ５４から回線ＦＷＭ信
号を受け取り、かっ色レジスタ５０から回線ＦＷＤ信号
を受け取る。

回線ＸＤＬＩＭ信号は、記憶装置１内で使用されて第１
１図の回線ＤＬＪＭＯ及びＤＬＪＭ１信号を発生させこ
れらの信号は適正な時刻にダミー・コンデンサ３０２の
選択された１つをその関連するビット回線３００に接続
する。回線ＡＸＯ信号は、行アドレスの最下位ビットで
あり、第１表に従う選択書込み態様により書き込まれる
データに関連して利用される。選択論理回路３２８は、
さらに、組合せ論理回路４４から回１１１ＢＦＷ信号を
受け取り、この信号は１掲の第１表による制御入力の状
態に従う選択行書込み態様を使用可能とする。２つのＵ
路が選択論理回路３２８から各配列２の各々に出力を送
り、これら２つの回線は第１１図に示された回線ＦＯ及
びＦｌであって、もしビット回線３００ａ及び３００ｂ
のいずれかにコンデンサ３２２を接続しようとするよう
な配列内でビット回線３００の８対ごとに選択を行う。

第１２図から明らかなように、コンデンサ３２２の接続
は配列２の各々ごとに個別に制御可能であり、この場合
選択行書込み態様は書込みマスク・レジスタ５４内に記
憶されている情報に従って禁止され、また各配列２の各
々ごとにデータ状態は色レジスタ５０内に記憶されてい
る情報によって制御可能である。

ここで第１３図を参照すると、コンデンサ３２２を接続
しようとするビット回１ｉ１３００の対の１つを決定す
るに当たって記憶装ｅ１に内蔵される選択論理回路３２
８の構成と動作、及び書込みマスク・レジスタ５４から
選択行書込み態様内への書込みマスク情報の内蔵が、示
されている。第１３図に示された選択論理回路３２８１
の部分は第１図及び第１２図の配列２　から２□までの
１つの配列２・に関連する部分であって、論理回路３２
８・は、もちろん、記憶装置１内の８つの配列言 ２の各々に対しており８回繰り返される。第１３図の選
択論理回路３２８．は、したがって、単一コンデンサ３
２２（及びこれに伴うトランジスタ３２４）に関連し本
実施例においては、配列２の１つに専用である。

ＮＡＮ［）ゲート３３０は第２図及び第４図の組合せ論
理回路４４から回線ＦＷ信号を受け取る。

回線ＦＷ上の能動信号は回線ＲＡＳ−の遷移に際して回
ａｗＥ−、ＳＦ、ＴＲ−＜よって受け取られたデータ状
態に従って選択行書込み動作が選択されたことを表示す
る。ＮＡＮＤゲート３３０は、さらに、書込みマスク・
レジスタ５４から回線ＦＷＭ、信号を受け取る。第１３
図のｉＱ理回路は、配列２に１つ（すなわち、配列２１
）に関連し、したがって、書込みマスク・レジスタ５４
の対応するビット１を受け取る。選択された配ダ１２に
対して書込み動作を禁止する書込みマスク態様は、ここ
に説明された選択行書込み態様内に内蔵されている。も
ちろん、第１３図に示された書込みマスク情報の適用は
選択行目込み態様の動作にとっては本質的ではないが、
しかしもしこのように適用されれば代替的な利点が得ら
れる。

ＮＡＮＤゲート３３０は、さらに、上述した回線ＸＤＵ
Ｍ信号をその入力に受け取る。このようにして、回ａＦ
Ｏ，、Ｆｌ、信号の供給は、記憶す＋　　　　　　　　
　１ イクル中の適正な時刻において、臨磯応変に起こる。Ｎ
ＡＮＤゲート３３０の出力は、したがって、回１ｉ１Ｆ
Ｗが使用可能（すなわち、選択行ｍ込み態様が選択され
ている）の際にのみ低論理値にあり、回線ＦＷＭ、信号
は高論理値にあり（すなわち、書込みが配列２に対し禁
止されていない）、また回線ＸＤＵＭはこのサイクルの
適正な時刻で高論理値にある。

配列２に対する信号回線ＦＯ・及びＦ１ｉ信号の選択も
また、第１３図の論理回路によって達成される。排他的
ＯＲゲート３３１はその１つの入力に最下位行アドレス
・ビットＡＸＯを受け取り、このビットＡＸＯは語回路
ＸＷＤＯ又は語回線ＸＷＤ１のどちらが表明されている
かを選択する（行アドレスの上位ビットは語回線対のう
ちの１回線を選択すると仮定する）。排他的ＯＲゲート
３３１は、また、色レジスタ５０から回線ＦＷＤ・を受
け取る。回線ＦＷＤ・は配列ｉの選択行内に書き込むべ
きデータ・ビットを担持する。

選択行書込み態様に対するデータ・ソースをここでは色
レジスタ５０として説明されているけれども、データ入
力端子も同様にこの態様において書き込むべきデータを
供給できることは明らかである。選択行書込み態様は記
憶装置１内に記憶された記憶部分のクリア及び充填に向
けられているので、同じデータをこの態様内の複数の行
に供給することは有効である。選択行書込み態様に使用
しようとするデータに対するソースとして色レジスタ５
０の使用はこのような応用には好適であり、これは、色
レジスタによって使用者が同じ入力データを繰り返しデ
ータ端子ＤｏからＤ７へ供給することを免れるからであ
る。

排他的ＯＲゲート３３１の出力はＮＯＲゲート３３２の
入力に接続され、かつ否定回路３３３を経由してＮＯＲ
ゲート３３４の入力に接続されている。ＮＯＲゲート３
３２はその残りの入力にＮＡＮＤゲート３３０の出力を
受け取り、かつ自分の出力で回線ＦＯ，を駆動する。同
様に、ＮＯＲゲート３３４はその残りの入力にＮＡＮＤ
ゲート３３０の出力を受け取り、かつ自分の出力で回線
Ｆ１．を駆動する。ＮＡＮＤゲート３３０の出力が高論
理値にあるときＮＯＲゲート３３２と３３４の出力は条
件不成立であり低論理値を取るから、ＮＡＮＤゲート３
３０の出力はしたがって使用可能信号として働く。無マ
スク選択行書込み動作中、Ｎ　Ａ　Ｎ−Ｄゲート３３０
の出力が低論理値にあるので、１掲の第２表に記載され
た選択を実行する排他的ＯＲゲート３３１の出力に応答
して、ＮＯＲゲート３３２又はＮＯＲゲート３３４のい
ずれかの出力は高論理値を取るであろう。回線ＦＯ・又
はＦｌｉのいずれかは入力データと行選択に依存してそ
の高論理値へ駆動されて、所望の動作を達成するに必要
なように、コンデンサ３２２をビット回＄１１３００ａ
又は３００ｂ＄Ｃ接続する。

第１１図及び第１１ａ図に関連して第１４図を参照する
と、記Ｉｍ装＠１の配列２に対するる選択行書込み機能
の動作のタイミングが示されている。

時刻ｔ０において、記憶装置１は（先行能動サイクルに
続いて）記憶サイクルの予充電部分にある。

クロック信号Ｔは高論理値にあり、それゆえ、ビット回
線３００ａ及び３００ｂは読出し増幅器４の読出し接続
点３０１ａ及び３０１ｂに接続される。この時刻におい
てビット回線３００は、読出し増幅器４によって約１／
２■ｄｄにある■ｂｉｔまで予充電されつつある。読出
し接続点３０１ａ及び３０１ｂｆｆ）電圧（クロック信
号Ｔが高論理値にある間のこれらの対応するビット回線
３００ａ及び３００ｂの電圧を表示する）が第１４図に
線■３ｏ１として示されている。また、この時刻におい
てコンデンサ３２２は電圧■ｓｓに予充電されつつあり
かつダミー・コンデンサ３０２ａ及び３０２ｂは■、。

ｆ　（約１／３Ｖｄ６）に予充電されつつある。

時刻ｔ。に続き、回線ＲＡＳ−、次の能動サイクルの初
めに高から低論理値への遷移を行う。第１４図における
この例の目的上、選択行書込み態様が選択されつつある
と仮定し、かつ論理″０”状態が第１１図の記憶コンデ
ンサ３０６ａ内に書き込まれるようしていると仮定する
。行アドレスがラッチされかつＸ復号器１８で復号され
た後（第１４図における時刻ｔ１として示されるような
）ある時刻において、論理ＩＩ　ＯＩＩ状態が（偶数番
号を付けられた行内の）記憶コンデンサ３０６ａに書き
込まれるので、回線ＦＯは（考えている配列２に対する
）選択論理回路３２８によって高論理値へ駆動されるで
あろう。上に説明したように、これによってトランジス
タ３２０ａがコンデンサ３２２をビット回線３００ａに
接続する。また、はぼこの時刻において、回線ＣＩＵＭ
１が高論理値に駆動され、その結果ダミー転送ゲート３
０４ｂがダミー・コンデンサ３０２ｂをビット回線３０
０ｂに接続し及び回１！ＪＸＷＤＯが高論ｙｌ値へ゛　
　　駆動され、その結果転送ゲート３０８ａが記憶コン
デンサ３０６ａをビット回線３００ａに接続する。逆に
、回ｍｘｗｏｉ及びＤＵＭＯは低論理値に保持され、記
憶コンデンサ３０６ｂ及びダミー・コンデンサ３０２ａ
をそれぞれビット回線３゜ｏｂ及び３００ａから絶縁す
る。ダミー・コンデンサ３０２ｂをビット回線３００ｂ
に接続することによってビット回線３００ｂの電圧がこ
の時刻において僅かな量だけ低減されるが、これはダミ
ー・コンデンサ３０２ｂがビット回１！３００ｂが充電
される電圧よりも低い電圧に充電されているからである
。コンデンサ３２２がビット回線３゜Ｏｂに接続されて
いるので、コンデンサ３２２はビット回線３００ａ及び
記憶コンデンサ３０６ａから電荷を引き出し、これに従
って時刻ｔ１の後ビット回１１３００ａの電圧をビット
回線３００ｂの電圧よりも低く引き下げる。このことは
、第１４図において時刻ｔ１の後読出し接続点３０１ａ
の電圧が読出し接続点３０１ｂの電圧より下にあること
によって示されている。

留意すべきことは、語回線ＸＷＤＯ１ＸＷＤ１及びダミ
ー語回線ＤｔＪＭＯ，ＤＵＭＩが能動化されるような時
刻以前に臨機応変にコンデンサ３２２をビット回線３０
０ａ又は３００ｂに接続することが好適であるというこ
とである。ビット回線３００が実質的な電荷を記憶する
ように予充電されるので、記憶コンデンサ３０６ａ又は
ダミー・コンデンサ３０２のこの回線への接続に先立っ
てコンデンサ３２２を早めにこれに関連するビット回線
３００に接続することによってこの回線を低電圧に引き
下げることができる。このような早期の接続は、多数の
容量性要素のビット回線３００への接続によって起こさ
れる雑音作用を最小化することができる。しかしながら
、読出し増幅器４による差電圧の増幅に先立ってビット
回線３００ａを安定電圧に放電させるにまで充分な時間
中に（この例においては）コンデンサ３２２をビット回
線３００ａに接続することだけが必要である。

時刻ｔ２において、クロック信号Ｓ１は能動状態になり
、サイクルの増幅段を開始させる。１掲の米国特許第４
，６５８．３７７号に記載されているように、クロック
信号Ｓ１によるトランジスタ３１０の能動化はその並列
トランジスタ３１８に対し比較的高インピーダンスを有
するトランジスタ３１０をターンオンさせ、交さ結合否
定回路による読取り接続点３０１ａの電圧と３０１ｂの
電圧との離反を緩慢に開始させる。これらの読出し接続
点の電圧の離反に続いて、クロック信号Ｔが低論理値に
移行し、トランジスタ３１９ａ及び３１９ｂをターンオ
フすることによってビット回Ｐｉ１３００ａ及び３００
ｂ　（並びにコンデンサ３２２）の容量性負荷を増幅動
作から絶縁する。クロック信号Ｓ２は、次いで、時刻ｔ
３に高論理値に移行して、接続点３４０を急速に接地電
位に変化させ、またビット回Ｐｉ１３００ａ及び３００
ｂが読出し接続点３０１ａ及び３０１ｂから減結合され
る時間中敏速に増幅処理を完了させる。

読出し接続点３１０ａと３１０ｂとの差電圧（読出し接
続円３０１ａの電圧は■ｓｓに近くまた接続点３０１ｂ
１７）電圧はＶｄｄに近い）が増幅される時刻の後、読
出し動作は完了しかつダミー・コンデンサ３０２ｂから
のざらに助援は必要ないので、ダミー語回路ＤＵＭ１信
号は低論理値に移行する。回ＰｉｌＸＤＵＭ信号はこの
時刻までに低論理値に移行しており、回線ＦＯ（及び回
線ＤＵＭＩ）を非能動化し、したがって記憶コンデンサ
３０６ａの復元はコンデンサ３２２によって負荷される
ことはない。復元動作は高論理値に移行するクロック信
号によって開始され１、トランジスタ３１９ａ及び３１
９ｂをターンオンし、その結果読出し接続点３０１ａ及
び３０１　ｂの増幅された電圧がビット回１１３００ａ
及び３００ｂに印加され、（この場合）記憶コンデンサ
３０６ａを”Ｏ”状態へ充電する。第１４図に示されて
いるように、時刻ｔ４において語口線ｘｗｏｏ及びクロ
ック信号■は、周知の技術によって、Ｖｄｄより高い電
圧に昇圧され、その結果もしＩＩ　１　Ｎ状態が書込み
されつつあるとしたならば、転送ゲート３０４ａ及びト
ランジスタ３１９ａの両端間にしきい電圧降下が起こる
ことはないであろう。しかしながら、読出し周期中にコ
ンデンサ３２２がビット回線３００ａを放電させて低電
位にしているので、この時刻に読出し増幅器４によって
″０°′状態が記憶コンデンサ３０６ａへ「復元」され
る。記憶サイクルハ、信ＭＳ１．８２及び回ａＸＷＤＯ
１７）非能動化と共に終端し、その後に予充電及び等化
動作が開始する。

ここに説明された選択行書込み態様は、第７図から第９
図までに関して説明されたブロック書込み態様の最もふ
されしい代替であり、記憶装置１が画像記憶に利用され
る場合これらのいずれの態様もクリア及び充電動作を充
分に実行するために使用することができる。しかしなが
ら、この２つの態様は、かならずしも互いに排他的では
ある必要はなく、もし所望ならば、両者共に同じ記憶装
ｆａ１に内蔵することもできる。

本発明は具体的実施例を参照して説明されたけれども、
本説明はあくまでも例についてなされたのであって、限
定的な意味に解釈されるように意図するのものではない
ことは、明らかである。本具体的実施例詳細における数
々の変更及び本発明の追加の実施例は、本説明を参照す
れば当業者にとって明白であり、かつ作成可能なことも
、また明らかである。さらに、当業者は、本具体的実施
例と同じ結果を達成するために、ここに説明された構成
要素に対する現在及び将来の等価な構成要素を容易に置
換できることも、明らかである。したがって、このよう
な変更、置換及び追加の実施例は前掲の特許請求の範囲
に記載されている本発明の精神と範囲に包含されること
と信じる。

以上の説明に関して更に以下の項を開示する。

（１）　　行と列に配列された記憶セルの配列と、行ア
ドレス信号を受け取りかつ前記行アドレス信号に応答し
て前記記憶セルの行を選択する行復号装置と、複数のビ
ット回線のうちの各ビット回線が前記記憶セルの１つの
列に関連し前記選択された行内の各記憶セルが前記列に
関連する前記ビット回線に接続される前記複数のビット
回線と、複数の読出し増幅器のうらの各読出し増幅器が
前記ビット回線のうちの１つに関連し前記読出し増幅器
は参照接続点の電圧を前記読出し増幅器に関連するビッ
ト回線の電圧と比較する前記複数の読出し増幅器と、コ
ンデンサと、前記読出し増幅器に関連する列内の前記選
択された行内の前記記憶セルによって記憶されたデータ
状態にかかわらず前記コンデンサが前記関連する読出し
増幅器による比較に所定の結果を持たせるように前記コ
ンデンサを前記ビット回線に接続するためにデータ信号
に応答する接続装置とを包含することを特徴とする読書
き記憶装置。

（２）　　第１項記載の読書き記憶装置において、前記
コンデンサは前記複数のビット回線のうらの各ビット回
線に接続可能であることと、前記接続ｉ置は前記選択さ
れた行内の前記記憶セルによって記憶されたデータ状態
にかかわらず前記コンデンサが前記関連する読出し増幅
器による比較に所定の結果を持たせるように前記コンデ
ンサを前記複数のビット回線に接続することとを特徴と
する前記読書き記憶装置。

（３）　　第２項記載の読書き記憶装置において、前記
各読出し増幅器は該増幅器にｒＩＡ連する前記ビット回
線に接続された前記記憶セル内に前記増幅器の比較結果
を復元することを特徴とする前記読書き記ｔａ装置。

（４）　　第２項記載の読書き記憶装置において、前記
接Ｒ装置は、第１複数トランジスタのうちの各トランジ
スタが前記コンデンサの第１電極板と前記トランジスタ
に関連する前記ビット回線との間に接続されたソース−
ドレイン間通路を有しかつゲートを有する前記第１複数
のトランジスタと、前記データ信号に応答して前記トラ
ンジスタに関連する前記ビット回線を前記コンデンサの
前記第１電極板に接続するために前記第１複数のトラン
ジスタのゲートを駆動する選択論理回路とを備えること
を特徴とする前記読書き記憶装置。

（５）　　第４項記載の読書き記憶装置において、前記
接続装置は第２複数のトランジスタのうちの各トランジ
スタが前記コンデンサの前記第１電極板と前記トランジ
スタに関連する前記読出し増幅器の前記参照接続点との
門に接続されたソース−トレイン間通路を有しかつゲー
トを有する前記第２複数のトランジスタをさらに備える
ことと、前記選択論理回路は前記第２複数のトランジス
タのゲートにも接続されかつ前記データ信号に応答して
前記コンデンサの前記第１Ｎ極板に前記第１複数のトラ
ンジスタにＹＩＩＭする前記ビット回線を接続するため
に前記第１複数のトランジスタのゲート又は前記コンデ
ンサの前記第１電極板に前記第２？Ｉ２数にトランジス
タに関連する前記参照接続点を接続するために前記第２
複数のトランジスタのゲートのいずれかを駆動すること
とを特徴とする前記読書き記憶装置。

（６）　　第５項記載の読書き記憶装置であって、前記
記憶装置の正常動作を表示する態様制御信号を受け取る
態様選択装置をさらに含むことと、前記記憶装置におい
て前記選択論理回路は正常動作を表示する前記態様制御
信号に応答して前記コンデンサの前記第１電極板が前記
ビット回線にも前記参照接続点にも接続されないように
前記態様選択装置に応答することとを特徴とする前記読
書き記憶装置。

（７）　　第６項記載の読出き記憶装置であって、後続
の行アドレス信号によって選択された複数の行に前記デ
ータ信号が供給されるように前記データ信号を記憶する
データ・レジスタを含むことを特徴とする前記読書き記
憶装置。

（８）　　第１項記載の読書き記憶装置であって、前記
接続装置が前記コンデン４」を前記ビット回線に接続す
る前に前記コンデンサを所定電圧に予充電する装置をさ
らに含むことを特徴とする前記読書ぎ記憶装置。

（９）　　第２項記載の読書き記憶装置であって、前記
接続装置が前記コンデンサを前記ビット回線に接続する
前に前記コンデンサを所定電圧に予充電する装置をさら
に含むことを特徴とする前記読書き記憶装置。

（１０）行と列に配列された記憶セルの配列と、行アド
レス信号を受け取りかつ前記行アドレス信号に応答して
前記記憶セルの行を選択する行復号装置と、複数のビッ
ト回線対の各ビット回線対が前記記憶セルの１つの列に
関連し、選択された行内にある前記各列内の前記記憶セ
ルが前記ビット回線対のうちの１つに接続される前記複
数のビット回線と、参照電荷を記憶するために複数のダ
ミー・コンデンサのうちの各ダミー・コンデンサが前記
ビット回線に接続可能である前記複数のダミー・コンデ
ンサと、複数の読出し増幅器のうちの各読出し増幅器が
前記ビット回線対のうちの１つに関連し、前記読出し増
幅器は選択された前記行内の前記記憶セルが接続される
前記ビット回線の電圧を前記ビット対内の相手のビット
回線の電圧と比較し、前記相手のビット回線は関連する
前記ダミー・コンデンサに接続されている前記？！数の
読出し増幅器と、コンデンサと、ｔｔｉ記選択された行
内の前記記憶セルによって記憶されたデータ状態にかか
わらず前記コンデンサが前記各読出し増幅器による比較
に所定の結果を持たせるように前記コンデンサを前記ビ
ット回線対内の前記ビット回線のいずれかに接続するた
めにデータ信号に応答する接続装置とを包含することを
特徴とする読書き記憶装置。

（１１）第１０項記載の読書き記憶装置において、前記
各続出し増幅器は該増幅器に関連する前記ビット回線に
接続された前記選択された行内の前記記憶セル内に前記
増幅器の比較結果を復元することを特徴とする前記読書
き記憶装置。

（１２）第１０項記載の読書き記憶装置において、前記
接続装置は前記各ビット回線対ごとに、前記コンデンサ
の第１電極板と前記ビット回線対のうちの第１前記ビッ
ト回線との間に接続されたソース−ドレイン間通路を有
する第１トランジスタと、前記コンデンサの第１電極と
前記ビット回線対のうちの第２前記ビット回線との門に
接続されたソース−ドレイン間通路を有する第２トラン
ジスタとを備えることと、前記接続装置は前記各ビット
回線対ごとに、前記データ信号に応答して前記第１トラ
ンジスタのゲート又は前記第２トランジスタのゲートの
いずれかを駆動する選択論理回路をさらに備えることと
を特徴とする前記読書き記憶装置。

（１３）第１２項記載の読書き記憶装置において、前記
列は所定の群に群分けされていることと、前記接続装置
は前記列の前記各群に対応するマスク・データであって
前記コンデンサが前記群内の前記ビット回線に接続され
るべきか否かを表示する前記マスク・データを記憶する
マスク・レジスタをさらに備えることと、前記選択論理
回路は前記マスク・レジスタに接続されかつ前記コンデ
ンサが１つの前記群内の前記ビット回線に接続されるべ
きではないことを前記群ごとに表示する前記マスク・デ
ータに応答して前記群に関連する前記第１トランジスタ
のゲートも前記第２トランジスタのゲートも駆動しない
こととを特徴とする前記読書き記憶装置。

（１４）第１３項記載の読書き記憶装置であって、複数
のコンデンサのうちの各コンデンサが前記列の前記群の
うちの１つの群に関連する前記複数のコンデンサのうち
の各コンデンサを含むことを特徴とする前記読書き記憶
装置。

（１５）第１０項記載の読書き記憶装置であって、前記
記憶装置の正常動作を表示する態様制御信号を受け取る
態様選択装置をさらに含むことと、前記記憶装置におい
て、前記接続装置は正常動作を表示する前記態様制御信
号に応答して前記コンデンサが前記ビット回線のいずれ
にも接続されないように前記態様選択装置に応答するこ
ととを特徴とする前記読書き記憶装置。

（１６）第１０項記載の読書き記憶装置であって、前記
列は所定の群に群分けされていることと、前記記憶装置
は複数のコンデンサのうちの各コンデンサが前記列の前
記群のうちの１つのに関連する前記複数のコンデンサを
含むこととを特徴とする前記読書き記憶装置。

（１７）第１６項記載の読書き記憶装置であって、前記
列の前記各群に対応する入力データを記憶する人力デー
タ・レジスタであって前記入力データは前記群内の前記
ビット回線対のうちの前記第１ビット回線又は前記第２
ビット回線に前記コンデンサの前記第１電極板が接続さ
れるべきかどうかを表示する前記入力データ・レジスタ
を含むことと、前記記憶装置において、前記選択論理回
路は前記入力データ・レジスタに接続されかつ前記入力
データ・レジスタ内に記憶された前記群に関連する入力
データに応答して前記１つの群に関連する前記各ビット
回線対ごとに前記第１トランジスタのゲート又は前記第
２トランジスタのゲートのいずれかを駆動することとを
特徴とする前記記憶装置。

（１８）第１７項記載の読ｍき記憶装置において、前記
接続装置は前記列の前記各群に対応するマスク・データ
を記憶するマスク・レジスタであって前記マスク・デー
タは前記コンデンサが前記各群内の前記ビット回線に接
続されるべきか否かを表示する前記マスク・レジスタを
含むことと、前記選択論理回路は前記マスク・レジスタ
に接続されかつ前記コンデンサが１つの前記群内の前記
ビット回線に接続されるべきではないことを前記群ごと
に表示する前記マスク・データに応答して前記１つの群
にｒＩＡ連する前記第１トランジスタのゲートも前記第
２トランジスタのゲートも駆動しないこと−とを特徴と
する前記読書き記憶装置。

（１９）第１０項記載の読書き記憶ｖｌ置において、前
記ビット回線は第１所定電圧に予充電されることと、前
記コンデンサは前記第１所定電圧と異なる電圧に予充電
されることとを特徴とする前記読ｍき記憶装置。

（２０）行と列に配列された記憶セルの配列を有する型
式の読書き記憶装置においてもし前記記憶セルが前記配
列内の選択された行内にあれば前記記憶セルは該記憶セ
ルをビット回線に接続するコンデンサと転送ゲートを含
む前記記憶装置内に使用される読出し回路であって、１
つの前記列内の第１複数の記憶セルに関連する第１ビッ
ト回線と、前記列内の第２複数のビット回線と、前記第
２複数の記憶セルのうちの１つの記憶セルが選択された
ときダミー・コンデンサを前記第１ビット回線に接続す
るために前記ダミー・コンデンサとダミー転送ゲートと
を備え前記第１ビット回線に関連する第１ダミー・セル
と、前記第１複数の記憶セルのうちの１つの記憶セルが
選択されたときダミー・コンデンサを前記第２ビット回
線に接続するために前記ダミー・コンデンサとダミー転
送ゲートとを備え前記第２ビット回線に関連する第２ダ
ミー・セルと、前記第１ビット回線と前記第２ビット回
線との間の差電圧の極性を読み出す読出し増幅器と、コ
ンデンサと、前記コンデンサの第１電極板と前記第１ビ
ット回線との間に接続されたソース−ドレイン間通路を
有しかつ第１データ信号を受け取るゲートを有する第１
選択トランジスタと、前記コンデンサの前記第１電極板
と前記第２ビット回線との間に接続されたソース−ドレ
イン間通路を有しかつ第２データ信号を受け取るゲート
を有する第２選択トランジスタとを包含し、前記読出し
回路において前記コンデンサは前記第１選択トランジス
タ又は前記第２選択トランジスタによって前記ビット回
線のうちの１つのビット回線に接続されたとき前記第１
ビット回線と前記第２ビット回線との間の差電圧の極性
を設定する寸法のものであることを特徴とする前記読出
し回路。

（２１）第２０項記載の読出し回路であって、前記コン
デンサの前記第１電極板と所定電圧との間に接続された
ソース−ドレイン間通路を有しがっ予充電信号を受け取
るゲートを有する予充電トランジスタをさらに含むこと
を特徴とする前記読出し回路。

（２２）第２１項記載の読出し回路において、前記コン
デンサと前記予充電トランジスタとは前記記憶装置内の
複数の前記読出し回路によって共用されることを特徴と
する前記読出し回路。

（２３）第２１項記載の読出し回路において、前記所定
電圧は接地電位であることを特徴とする前記読出し回路
。

（２４）行と列に配列され記憶セルと複数の読出し増幅
器とを有する型式の記憶装置において、もし前記記憶セ
ルが前記配列内の選択された前記行内にあるならば前記
記憶セルが第１ビット回線に接続され、各前記読出し増
幅器は前記配列の１つの前記列に関連しかつ前記第１ビ
ット回線の１つとダミー・コンデンサが接続される第２
ビット回線との間の差電圧を読み出す前記記憶装置の選
択された前記行内の前記記憶セル内へのデータの書込み
方法であって、前記行内の前記記憶セル内に書き込まれ
るデータ状態を表示するデータ信号を受け取るステップ
と、前記読出し増幅器による読出しのために前記配列の
選択された前記行内の複数の記憶セルを前記記憶セルに
対応する前記第１ビツト＠Ｉｎに接続するステップと、
受け取った前記データ信号に依存して前記複数の記憶セ
ルに関連する前記第１ビット回線のうちの各ビット回線
又は前記複数の記憶セルに関連する前記読出し増幅器に
よって読み出された前記第２ビット回線のうちの各ビッ
ト回線のいずれかにコンデンサを接続するステップと、
前記選択された行内の前の記憶セルのうちの各記憶セル
ごとに前記第１ビット回線と前記第２ビット回線との間
の差電圧を読み出すステップと、前記選択された行内の
前記複数の記憶セルに接続された記憶セル内に前記読み
出された差電圧に相当する電圧を復元するステップとを
包含することを特徴とする前記書込み方法。

（２５）第２４項記載の書込み方法において、前記コン
デンサを接続するステップは前記選択された行内の前記
複数の記憶セルを対応する前記第１ビット回線に接続す
るステップの前に実行されることを特徴とする前記書込
み方法。

（２Ｇ）第２４項記載の１込み方法において、単一コン
デンサが前記選択された行内の前記複数の記憶セルによ
って共用されることと、前記書込み方法は前記コンデン
サを接続するステップの前に前記コンデンサを所定電圧
に予充電することをさらに含むことを特徴とする前記書
込み方法。

（２７）第２４項記載の書込み方法において、前記配列
内の前記列は群に配列されることと、前記書込み方法は
前記配列内の前記列のどの群が書き込まれるべきではな
いかを表示するマスク信号を受け取ることと、前記マス
ク信号に応答して前記配列内の前記列の選択された群に
前記コンデンサを接続するステップを禁止することとを
さらに含むことを特徴とする前記書込み方法。

（２８）第２７項記載の書込み方法において、前記単一
コンデンサは前記列の同じ群内にある前記選択された行
内の前記複数の記憶セルによって共用されることを特徴
とする前記書込み方法。

（２９）選択された行内の多数の記憶セルに同じデータ
を単一サイクル中に書き込む能力を有する読書き記憶装
置が開示される。本発明は、読出し動作を無効にするた
めに各続出し増幅器４によって受け取られたビット回線
３００の１つに選択的に接続されることによって読み出
した差電圧の橿性を所定の状態に設定するコンデンサ３
２２によるものであって記憶装置に内蔵される。読出し
増幅器４の復元動作は選択された記憶セル３０６内に読
出したデータ状態を復元し、書込み完成する。

前記コンデンサ３２２は設計効率上多数のビット回線に
接続可能である。前記各コンデンサ３２２は該コンデン
サが接続されようとするビット回線の各々ごとに、記憶
されたＩＴ　１１１状態に加えることのダミー・コンデ
ンサ３０２の電荷を完全に放電させるに充分な静電容量
を有する。出き込まれるデータ状態を受け取るためと行
アドレスの下位ビットを受け取るために論理回路が前記
記憶装置に内蔵されている。前記論理回路はＩＴ　ＯＩ
＋状態を書き込むために配憶セルが接続されるビット回
線に前記コンデンサ３２２を接続しく前記コンデンサは
接地電位に予充電されている）かつ１”状態を書き込む
ためにダミー・セルが接続されるビット回線３００に前
記コンデンサ３２２を接続する。多重読書き記憶装置の
場合は、前記記憶装置の選択された配列ごとに前記コン
デンサによる書込みを禁止するために書込みマスクが含
まれる。

多重書込みサイクル中に書き込まれるデータを記憶する
ためにデータ入力レジスタがまた配設される。

【図面の簡単な説明】

第１図は、本発明により構成された二重ポート記憶装置
の好適実施例の概略ブロック線図、第２図は、第１図の
二重ボート記憶装置の特別機能論理回路の概略ブロック
線図、 第３ａ図及び第３ｂ図は、第２図の特別機能論理回路に
よって使用されるクロック信号発生用回路の概路線図、 第４図は、第２図の特別機能論理回路内の組合せ論理回
路の概路線図、 第５ａ図は、本発明による書込みレジスタをその記憶サ
イクルの早期部分中に負荷する場合の記憶サイクルのタ
イミング線図、 第５ｂ図は、本発明による書込みレジスタの記憶サイク
ルの後期部分中に書込みレジスタ又は色レジスタのいず
れかを負荷する場合の記憶サイクルのタイミング線図、 第５Ｃ図は、本発明の記憶装置において先行サイクルに
おいて負荷された書込みレジスタの内容を利用する記憶
サイクルのタイミング線図、第５ｄ図は、本発明により
書込みレジスタの内容を破壊することなく書込みレジス
タの内容を無視する記憶サイクルのタイミング線図、第
６図は、本発明によるマスク書込み動作を説明するレジ
スタ規模での線図、 第７図は、第１図の記憶装置のブロック書込み特徴の追
加を含む列復号器の概路線図、第８図は、第７図の回路
を使用するブロック書込みサイクルの動作のタイミング
線図、第９図は、第７図の回路を使用するブロック書込
みサイクルを説明するレジスタ規模の線図、第１０図は
、本発明を内蔵することが有効な先行技術により構成さ
れた二重緩衝表示装置のブロック形式の電気回路図、 第１１図は、本発明の選択書込み態様を内蔵する記憶装
置内の回路の概略回路図、 第１１ａ図は、典型的な読出し増幅器の概略電気回路図
、 第１２図は、本発明の選択書込み態様を利用する記ｍ’
装置に内蔵される第１１図の回路のブロック形式の電気
回路図、 第１３図は、本発明の選択行書込み態様に書き込まれる
データ状態を選択するための前記論理回路の概略電気回
路図。 第１４図は、本発明の選択行書込みＢ１１の動作を説明
するタイミング線図、である。 ［記号の説明］ １：　二重ボート記憶装置 ２：　配列 ４：　読出し増幅器バンク又は読出し増幅器６：　転送
ゲート ８：　データ・レジスタ １０：　ポインタ １２：　直列入出力緩衝記憶装置 １４：　直列論理回路 １６：　　ＲＡＭ論理回路 １８；　Ｘ復号器 ２０：　　Ｙ復号器 ２２：　トルク計数器／検出器 ２４：　入出力緩衝記憶装置 ２６：　多重変換装置 ３ｏ：　特別機能論理回路 ３１：　出力駆動回路 ３４：　書込みマスク・レジスタ Ｄｏ−Ｄ７：　　データ端子 ＳＤＯ〜ＳＤ７：　　入出力端子 ＡＯ〜八８へ　アドレス端子 ＳＦ二　機能信号回線 ＷＥ−：１込み使用可能信自回線 ＴＲ−：　　転送使用可能信号 ＲＡＳ−：　　クロック信号回線 ＣＡＳ−：　　クロック信号回線 ＣＡＳ　：　　アドレス・ストローブ信号回線５ＣＬＫ
　：　　クロック信号回線 ＳＯＥ　：　　直列出力使用可能信号回線２６：　多重
化変換装置 ３４．３６．３８．４０．４２：　　ラッチ４４：　組
合せ論理回路 ５ｏ：　色レジスタ ５４：　書込みマスク・レジスタ ５８．６０：　　多重化変換装置 ２００：　前置復号器 ２０４：　列選択回路 ２１０：　　４−の−１復号器 ３００：　　ビット回線 ３０１：　続出し接続点 ３０２：　ダミー・コンデンサ ３０４：ダミー転送ゲート ３０６：　記憶コンデンサ ３０８：　転送ゲート ３１２：　ダミー予充電トランジスタ ３２２：　　（選択行書込み用）コンデンサ３２４：　
コンデンサ予充電トランジスタ３２８：　選択論理回路 ３２６二　選択行書込みブロック ３４４．３４８：　　交差結合否定回路のトランジスタ

Claims (2)

【特許請求の範囲】
1. （１）行と列に配列された記憶セルの配列と、行アドレ
   ス信号を受け取りかつ前記行アドレス信号に応答して前
   記記憶セルの行を選択する行復号装置と、複数のビット
   回線のうちの各ビット回線が前記記憶セルの１つの列に
   関連し前記選択された行内の各記憶セルが前記列に関連
   する前記ビット回線に接続される前記複数のビット回線
   と、複数の読出し増幅器のうちの各読出し増幅器が前記
   ビット回線のうちの１つに関連し前記読出し増幅器は参
   照接続点の電圧を前記読出し増幅器に関連するビット回
   線の電圧と比較する前記複数の読出し増幅器と、コンデ
   ンサと、前記読出し増幅器に関連する列内の前記選択さ
   れた行内の前記記憶セルによつて記憶されたデータ状態
   にかかわらず前記コンデンサが前記関連する読出し増幅
   器による比較に所定の結果を持たせるように前記コンデ
   ンサを前記ビット回線に接続するためにデータ信号に応
   答する接続装置とを包含することを特徴とする読書き記
   憶装置。
2. （２）行と列に配列され記憶セルと複数の読出し増幅器
   とを有する型式の記憶装置において、もし前記記憶セル
   が前記配列内の選択された前記行内にあるならば前記記
   憶セルが第１ビット回線に接続され、各前記読出し増幅
   器は前記配列の１つの前記列に関連しかつ前記第１ビッ
   ト回線の１つのダミー・コンデンサが接続される第２ビ
   ット回線との間の差電圧を読み出す前記記憶装置の選択
   された前記行内の前記記憶セル内へのデータの書込み方
   法であつて、前記行内の前記記憶セル内へのデータの書
   込み方法であつて、前記行内の前記記憶セル内に書き込
   まれるデータ状態を表示するデータ信号を受け取るステ
   ップと、前記読出し増幅器による読出しのために前記配
   列の選択された前記行内の複数の記憶セルを前記記憶セ
   ルに対応する前記第１ビット回線に接続するステップと
   、受け取つた前記データ信号に依存して前記複数の記憶
   セルに関連する前記第１ビット回線のうちの各ビット回
   線又は前記複数の記憶セルに関連する前記読出し増幅器
   によつて読み出された前記第２ビット回線のうちの各ビ
   ット回線のいずれかにコンデンサを接続するステップと
   、前記選択された行内の前の記憶セルのうちの各記憶セ
   ルごとに前記第１ビット回線と前記第２ビット回線との
   間の差電圧を読み出すステップと、前記選択された行内
   の前記複数の記憶セルに接続された記憶セル内に前記読
   み出された差電圧に相当する電圧を復元するステップと
   を包含することを特徴とする前記書込み方法。