JPH06231041A - 多重列選択モードを持つ読書き記憶装置 - Google Patents

多重列選択モードを持つ読書き記憶装置

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JPH06231041A
JPH06231041A JP5122878A JP12287893A JPH06231041A JP H06231041 A JPH06231041 A JP H06231041A JP 5122878 A JP5122878 A JP 5122878A JP 12287893 A JP12287893 A JP 12287893A JP H06231041 A JPH06231041 A JP H06231041A
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JP5122878A
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Raymond Pinkham
ピンクハム レイモンド
M Baristreri Anthony
エム． バリストレリ アンソニー
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Abstract

(57)【要約】 【目的】 同一データを隣接セルに１メモリサイクルで
書込み可能とする。 【構成】 記憶装置（１）のアドレス・デコーダ（２
０）が第１デコード段（２００）、第２デコード段（２
１０）、第２デコード段に接続され、かつ記憶セル群を
定める第１デコード段の出力により作動される複数の選
択手段（２０４，……）を含む。ブロック書込みモード
信号（ＷＴＣＬＲ）に応答して第１デコード段と複数の
選択手段が複数の隣接セルを選択する。

Description

【発明の詳細な説明】
【０００１】安価な半導体記憶装置の出現により、近代
のコンピュータおよびマイクロコンピュータ・システム
は、システムからのデータ出力用にビット・マップ式の
ビデオ表示装置を使用できるようになった。周知の通
り、ビット・マップ式表示装置は、表示装置の各画素
（ピクセル）について情報の少なくとも１つの２進数字
（ビット）を記憶し得る記憶装置を要求する。各ピクセ
ルについて記憶される追加のビットは、ビデオ表示装置
に多色像のような複合像を与えたり、その上に表わされ
る原情報と共にグラフィック背景のような背景および前
景像を与える能力をシステムに提供する。また、ビット
・マップ式記憶装置の使用により、データ処理操作は記
憶された像を容易に発生・変形させることができる。
【０００２】近代のビデオ表示装置はしばしばラスタ走
査形であり、この場合電子銃は表示されたパターンを発
生させるように表示スクリーンを横切って水平面をたど
る。表示されたラスタ走査像がビデオ・スクリーン上に
表示され続けるように、像は周期的な間隔で更新されな
ければならない。陰極線管ビデオ表示装置の共通更新速
度が１秒の１／６０であるのは、その速度で行われる更
新動作がシステムの使用者に気づかれないからである。
しかし、スクリーン上に表示されるピクセルの数が表示
される像の解像度を増すように増加するにつれて、ます
ます多くの情報のビットが更新間隔中にビット・マップ
式記憶装置から呼び出されなければならない。もしビッ
ト・マップ式記憶装置がたった１個の入出力端子を有す
るならば、データ処理装置がビット・マップ式記憶装置
を呼び出し得る時間の百分率は、更新間隔が一定に保た
れるならば表示装置のピクセルのサイズと共に減少す
る。さらに、記憶装置の速度が増加しなければならない
のは、一定周期の時間中により多くのビットが出力され
なければならないからである。
【０００３】ビデオ表示装置にデータの高速出力を供給
するとともにデータ処理装置に記憶内容の呼出し能力増
加をもたらす、多端子即時呼出し記憶装置が開発され
た。多端子記憶装置は、コンピュータ・システムのデー
タ処理装置によって記憶装置の即時呼出しおよび更新を
行うための第１端子と、第１端子とは無関係にかつそれ
と非同期でビデオ表示装置に記憶内容の直列出力を与え
る第２端子であり、それによってビデオ表示端末装置に
データを出力する間に記憶内容の呼出しが可能となる前
記第２端子と、を備えることによって前記呼出し能力の
増加を達成している。多端子即時呼出し記憶装置の例
は、いずれもテキサス・インスツルメンツ社（Ｔｅｘａ
ｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒａｔｅ
ｄ）に譲渡された米国特許第４，５６２，４３５号（１
９８５年１２月３１日発行）、米国特許第４，６３９，
８９０号（１９８７年１月２７日発行）、および米国特
許第４，６３６，９８６号（１９８７年１月１３日発
行）に記載されている。
【０００４】前記米国特許第４，６３６，９８６号に記
載された多端子即時呼出し記憶装置は４個の即時呼出し
入出力端子と、４個の直列呼出し入出力端子とを備えて
いるので、１つの記憶装置が４個の記憶アレイを有する
ように思われる。これによって１回の即時呼出しで１つ
のアドレス値と共に４データ・ビットを同時に読書きす
ることができ、またビデオ表示装置に対するデータ通信
の目的で４倍の直列出力を与える。次に外部並直列レジ
スタは４つの直列出力ビットを受けて、それらを表示更
新速度でビデオ表示装置にシフトさせることができ、こ
れによって記憶レジスタはビデオ表示装置の１／４の速
度でシフトすることができ、半導体記憶装置の速度要求
が減少される。
【０００５】この４倍構造の他の使用は像表示能力の増
強を与える。例えば、４倍構造が多色表示装置に役立つ
のは、各アドレスと組み合わされる４ビットがおのおの
記憶「プレイン」を構成することができるからである。
技術的に周知の通り、４プレイン・システムはビデオ表
示装置の各対応ピクセルについて最大１６色を表わす２
進コードの記憶を与える。４ビットのもう１つの使用
は、ビットの１つがテキストを表わし、他の３ビットが
グラフィック背景用の８ビット色コードを表わすように
使用することであり、かくて４倍記憶装置はグラフィッ
ク像の上にテキスト・メッセージを重ねるのを容易にす
る。
【０００６】像情報がビット・マップ方式で多ビット色
コードによって記憶されるような応用では、しばしば多
数の記憶アドレス、すなわちピクセル位置は、同じ色コ
ード情報を含む。その結果像の大部分は与えられた１つ
の色で埋められる。上述の米国特許に見られるような先
行技術の双端子記憶装置では、かかる「埋め」を果たす
に要する動作は所要数の記憶位置まで書込み動作を繰り
返すことになる。さらに、かかる埋められた像のデータ
点の表示は、しばしば相互に接近した多数の記憶位置に
同じ色データを記憶することになる。
【０００７】したがって本発明の１つの目的は、隣接ア
ドレスを持つ多重記憶セルが１回の書込みサイクルで書
き込まれる選択可能モードを有する双端子記憶装置を提
供することである。本発明のもう１つの目的は、前記多
重記憶セルが１群を構成し、その群にある前記多重セル
のあるものは書き込まれるが前記群にある他のセルは変
更されない、といったような双端子記憶装置を提供する
ことである。
【０００８】本発明のもう１つの目的は、記憶装置が複
数個の並列入力と通信し、かつ前記入力の中の選択され
た入力からの書込みが書込みサイクルの間抑止される、
かかるモードを有するかかる双端子記憶装置を提供する
ことである。
【０００９】したがって本発明のなおもう１つの目的
は、かかるモードを有し、かつ与えられた書込みサイク
ルの間選択された記憶セルに書き込むべきデータを含む
データ・レジスタをさらに含む、かかる双端子記憶装置
を提供することである。
【００１０】本発明のなおもう１つの目的は、かかるモ
ードを有しかつかかるデータ・レジスタを含み、データ
入力がデータ・レジスタの内容を書き込むべき記憶セル
の群にあるものを選択する、かかる双端子記憶装置を提
供することである。
【００１１】本発明の他の目的および利点は、下記明細
を図面と共に読む当業者にとって明白であると思う。本
発明は行および列の形の構成された記憶アレイを持ち、
かつ複数個の隣接列が同時に書き込まれる特殊作動モー
ドを有する即時呼出し記憶装置に組み入れることができ
る。この記憶装置にある列デコーダは２段に分けられ、
第２段の出力は入力信号の別の組で多重化される。書込
みサイクルにおいて、正規モードでは第２段が１群の列
の内の１つの列を選択し、特殊モードでは他の組の入力
信号が、同じ入力データで書込まれるその群の１つ以上
の列を選択する。こうして、選択された複数個の記憶セ
ルは同一データで書込まれ得る。さらに、列の群にある
選択された列に書き込まれるべきデータを記憶するデー
タ・レジスタも具備されている。これによって記憶装置
のデータ入力端子は、色レジスタの内容を書込むべき群
の中の列を選択する入力信号の組を受信することができ
る。データ・レジスタの一定のビットが記憶アレイに書
き込まれないようにする書込みマスク・レジスタも具備
されている。
【００１２】本発明の好適な実施例を付図に関して以下
に詳しく説明する。いま図１から、本発明により作られ
かつ改良された書込みマスク特徴を含む双端子記憶装置
１の機能ブロック図が示されている。参考として本明細
書に組み入れられる前記米国特許第４，６３６，９８６
号の記憶装置と同様に、双端子記憶装置１は線Ａ０〜Ａ
８によるアドレス信号と、クロック信号ＲＡＳ- 、ＣＡ
Ｓ-およびＳＣＬＫと、書込み可能信号ＷＥと、転送可
能信号ＴＲ- と、直列出力可能信号ＳＯＥとを受信す
る。注目すべき点は、書込みマスク特徴が含まれるので
双端子記憶装置１によって受信されかつ利用されるのは
１つの列アドレス・ストローブＣＡＳ- のみである。双
端子記憶装置１は８つの即時呼出し入出力線Ｄ０〜Ｄ７
を有し、これに反して前記米国特許第４，６３６，９８
６号の記憶装置ではかかる入出力端子が４つだけであ
り、これから説明する本発明はもちろん双端子記憶装置
のいずれの構造にも適用できる。したがって、双端子記
憶装置１は８個のアレイ２を含み、本実施例において各
アレイは５１２行および２５６列に構成された記憶の１
２８キロビットを含む。したがって、図１の双端子記憶
装置１は１メガビットの記憶容量を有する。各アレイ２
と組み合わされる感知増幅器バンク４は、アレイ２の動
記憶セルに出入するデータの感知、再生および書込み用
として技術的に周知の２５６個の感知増幅器を含む。
【００１３】双端子記憶装置１の直列側を見ると、転送
ゲート６がアレイ２の各ビット線に接続されており、こ
れはアレイ２からデータ・レジスタ８に、またはその逆
にデータを転送するために前記米国特許第４，６３６，
９８６号の双端子記憶装置の場合と同様である。この例
では、データ・レジスタ８は２５６ビット・レジスタで
あるので、データの２５６ビットは転送ゲート６の各バ
ンクによって転送され、すなわち各転送サイクルにおい
てデータの２０４８ビットが転送される。直列論理１４
は線ＳＣＬＫの直列クロック信号、線ＳＯＥの直列出力
可能信号および線ＴＲ- の転送信号、ならびにＲＡＭ論
理１６からの信号を受信するので、データの転送は前記
米国特許第４，６３６，９８６号の記憶装置と同様に正
しい時間に行われる。
【００１４】トグル・カウンタ／デコーダ２２は、直列
入出力が始まる各データ・レジスタ８の中のビットを選
択するカウンタおよびデコーダを含む。したがって、ト
グル・カウンタ／デコーダ２２は、前記米国特許第４，
６３６，９８６号の記憶装置の場合と同様に直列入出力
が始まる直列位置を選択する、線２１に現われるＲＡＭ
論理１６からのラッチされた列アドレス信号を受信す
る。直列論理１４は、上記の通り転送サイクルにおいて
ラッチされた列アドレス値をロードするようにトグル・
カウンタ／デコーダ２２を制御するとともに、トグル・
カウンタ／デコーダ２２のカウンタの値が各直列サイク
ルの間増分されるように線ＳＣＬＫのクロック信号の各
サイクル間トグル・カウンタ／デコーダ２２に信号を供
給する。トグル・カウンタ／デコーダ２２はそのカウン
タに記憶されたデコード化値を各ポインタ１０に供給す
るが、かかる１つのポインタ１０は各データ・レジスタ
８と組み合わされる。データ・レジスタ８の内容は前記
米国特許第４，６３６，９８６号の記憶装置のように各
直列サイクルでその内部を移動されず、その代わりにポ
インタ１０がその中のビットを指し示し、線ＳＣＬＫに
現われるクロック信号の各サイクルと共に増分する位置
はトグル・カウンタ／デコーダ２２のカウンタの内容を
増分する。ポインタ１０の組み合わされた１つによって
指示される各データ・レジスタ８にあるビットの内容
は、入出力の目的で直列入出力バッファ１２の組み合わ
される１つに接続され、前記直列入出力バッファは８個
のアレイ２およびデータ・レジスタ８のおのおのと組み
合わされる。直列入出力バッファ１２は、組み合わされ
る直列入出力端子ＳＤ０〜ＳＤ７と、ポインタ１０によ
って指示されるその組み合わされるデータ・レジスタ８
のビットとの間でデータを通信する。前述の通り線ＳＯ
Ｅに現われる信号は、直列動作が書込み動作であるか読
出し動作であるかを直列論理１４に示し、それによって
直列論理１４は直列入出力バッファ１２を制御する。し
たがって直列入出力は８個の直列入出力について前記米
国特許第４，６３６，９８６号の記憶装置の場合と同様
な形で機能的に生じるが、ただし直列レジスタ機能はそ
の中のビットが増分する方法で選択される非移動データ
・レジスタ８によって果たされる。
【００１５】即時呼出し側のＲＡＭ論理１６は前記米国
特許第４，６３６，９８６号の記憶装置と同じくアドレ
スのラッチおよびデコーダ作用を遂行し、したがってア
ドレス線Ａ０〜Ａ８、行アドレス・ストローブおよび列
アドレス・ストローブ信号ＲＡＳ- ならびにＣＡＳ- を
それぞれ受信する。アドレス線Ａ０〜Ａ８に現われる行
アドレス値は、行アドレス・ストローブ信号ＲＡＳ- に
よってラッチされ、かつ線１９を介してＸデコーダ１８
に通信されるので、Ｘデコーダ１８は線１９のラッチさ
れた行アドレス値に応じて各アレイ２の行を選択するこ
とができる。同様に、アドレス線Ａ０〜Ａ７に現われる
列アドレス値（線Ａ８の列アドレス信号は２５６列の１
つを選択するのに不要である）は列アドレス・ストロー
ブ信号ＣＡＳ- に応じてＲＡＭ論理１６によってラッチ
され、またラッチされた列アドレス値は線２１を介して
ＲＡＭ論理１６からＹデコーダ２０に通信され、８個の
各アレイ２は１個のＹデコーダ２０と組み合わされる。
したがって各Ｙデコーダ２０は、その組み合わされるア
レイ２の中にありかつラッチされた列アドレス値に対応
する所望のビット線を、その組み合わされた入出力バッ
ファ２４に接続する働きをする。
【００１６】前記米国特許第４，６３６，９８６号に記
載された機能に加えて、双端子記憶装置１は即時呼出し
データ入力機能を越える追加の制御機能を有し、かかる
追加の制御機能は特殊機能論理３０によって果たされ
る。８個の各入出力バッファ２４は多重装置２６を介し
てデータ端子Ｄ０〜Ｄ７に接続されている。即時呼出し
読出しの目的で、入出力バッファ２４の出力は出力駆動
回路３１によって受信され、それによって線Ｄ０〜Ｄ７
の端子に通信される。出力駆動回路３１は多数の周知構
造のどれでも１つの構造に作られ、ＲＡＭ論理１６の制
御を受けて線ＴＲＧ- に現われる外部信号から使用可能
にされる。即時呼出し書込み目的で、もちろん、出力駆
動回路３１はデータの不一致を防止するようにＲＡＭ論
理１６によって使用不能にされる。
【００１７】書込みサイクルの間、特殊機能論理３０か
らの線ＷＴＣＬＲは多重装置２６を制御して、使用者が
選択した機能次第で、データ端子Ｄ０〜Ｄ７に現われる
データ値を選択したり、線２７を介して入出力バッファ
２４に至る特殊機能論理３０内の色レジスタ５０の内容
を選択したりする。特殊機能論理３０は前記米国特許第
４，６３６，９８６号の記憶装置について上述と同様な
書込みマスク特徴を制御する働きもするが、特殊機能論
理３０は書込みマスク値が複数個のサイクルで作動し得
るように、また書込みマスク値が最初にロードされてか
ら、そして非マスク即時呼出し書込みの中間サイクル後
に、多くのサイクルを取り戻せるように、書込みマスク
の値を書込みマスク・レジスタの中に記憶する働きをす
る。書込みマスク・レジスタ５４の内容、または非マス
ク書込み信号は、所望通り、特殊機能論理３０によっ
て、以下に説明する通り線ＷＣＬＫを介して入出力バッ
ファ２４に加えられる。
【００１８】いま図２から、特殊機能論理３０の構造お
よび動作を詳しく説明する。特殊機能論理３０は、アド
レス線Ａ０〜Ａ８に現われる行および列アドレスがラッ
チされるのと同様な方法で、ハイ・ロー遷移をつくる各
行アドレス・ストローブＲＡＳ- および列アドレス・ス
トローブＣＡＳ- 信号と共にそれに入るいろいろな入力
の値を記憶するラッチを含む。特殊機能信号が外部から
双端子記憶装置１に提供される線ＳＦは、Ｄ形ラッチ３
２および３４のＤ入力に接続されている。ラッチ３２の
クロツク入力は行アドレス・ストローブ信号ＲＡＳ- か
らＲＡＭ論理１６によって発生される遅延クロック・パ
ルスであるクロック信号ＲＡＳ′であり、ラッチ３４の
クロツク入力は列アドレス・ストローブ信号ＣＡＳ- か
らＲＡＭ論理１６によって発生される同様に遅延クロッ
ク・パルスであるクロック信号ＣＡＳ′である。特殊機
能論理３０はさらにラッチ３６を含み、このラッチ３６
はそのＤ入力で線ＴＲ- を受けて外部転送信号を受信す
るとともに、そのクロック入力でクロック信号ＲＡＳ′
を受信する。ラッチ３８は線ＷＥ- で外部書込み可能信
号を受信するとともに、クロック信号ＲＡＳ′によって
クロックされる。
【００１９】データ入力信号Ｄ０〜Ｄ７も、特殊機能論
理３０内のラッチ４０によって、上述の信号と同様に行
アドレス・ストローブＲＡＳ- に関してラッチされる。
かくてラッチ４０は、８つのデータ線Ｄ０〜Ｄ７からの
８個のデータ信号を記憶するために、おのおのＲＡＳ′
によってクロックされる８個のラッチ・ビットから成
る。ラッチ４０の出力は多重装置５８の１つの入力に接
続されるが、その多重装置の出力は８ビット書込みマス
ク・レジスタ５４の入力に接続され、書込みマスク・レ
ジスタ５４の内容は８個の入出力バッファ２４のどれが
即時呼出し書込み動作用に使用可能となるかに対応す
る。書込みマスク・レジスタ５４の出力は多重装置６０
の第１入力に接続されるが、その多重装置の他の入力は
電源Ｖddに接続され、もちろん言うまでもなく多重装置
６０の各入力は８個の並列ビットから成り、多重装置６
０は書込みレジスタ５４の８ビット出力またはＶddによ
って作られる全部「１」の８ビット値を出すものと思わ
れる。多重装置６０は組合せ論理４４からの線ＳＥＬＭ
ＳＫによって制御される。線ＳＥＬＭＳＫは、書込みマ
スク・レジスタ５４の内容が８つの線ＷＣＬＫに信号を
発生させるとき、組合せ論理４４によってハイ論理レベ
ルにセットされ、前記の各線ＷＣＬＫは入出力バッファ
２４の１つと組み合わされ、線ＷＣＬＫのハイ論理レベ
ルはそれと組み合わされる入出力バッファ２４にそのア
レイ２の選択された記憶位置に対して線２７の１つに現
われる値を書き込ませる。組合せ論理４４からの線ＳＥ
ＬＭＳＫはロー論理レベルであるので、多重装置６０は
その出力に電源Ｖddを加えられ、これはすべての入出力
バッファ２４が書込みマスク・レジスタ５４の内容にか
かわらず書込み動作を行うことを意味する。多重装置６
０はアンド（ＡＮＤ）ゲート５９の出力によって制御さ
れ、このゲート５９はその入力でクロック信号Ｗ′を受
信するとともに組合せ論理４４から書込み可能信号ＷＥ
Ｎを受信することが注目される。アンド・ゲート５９の
出力は多重装置６０の選択された入力の印加を線ＷＣＬ
Ｋにゲートするので、線ＷＣＬＫの使用可能信号はサイ
クル中の適当な時間に入出力バッファ２４に加えられる
とともに、かかる使用可能信号は読出しサイクルでは加
えられない。
【００２０】線Ｄ０〜Ｄ７のデータ入力信号も、下記の
通りＣＡＳ- およびＷＥのあとがローになってＲＡＭ論
理１６により発生されるクロック信号Ｗ′に応じて、８
ビット・ラッチ４２にラッチされる。ラッチ４２の出力
は８ビット色レジスタ５０の入力に接続され、データ多
重装置２６の１つの入力に接続され、さらに多重装置５
８の第２入力に接続される。色レジスタ５０の出力はデ
ータ多重装置２６の他の入力に接続される。色レジスタ
５０は、色レジスタがデータ源として選択される次の書
込みサイクル中に８個の入出力バッファ２４に提供され
るべき所定のデータ・パターンを記憶するように、組合
せ論理４４が線ＬＤＣＬＲにハイ論理レベルを発生させ
ると同時にラッチ４２の出力をロードされる。図１およ
び図２から明白であるように、データ多重装置２６は特
殊機能論理３０にある組合せ論理４４からの制御信号Ｗ
ＴＣＬＲに応じて、線２７を介して入出力バッファ２４
に加えられる色レジスタ５０の内容またはラッチ４２の
出力を選択する働きをし、線ＷＴＣＬＲのハイ論理レベ
ルは色レジスタ５０の内容を線２７に加えさせる。上述
の通り、出力駆動回路３１は読出しサイクルにおいて線
２７の値を線Ｄ０〜Ｄ７に加える。
【００２１】ラッチ４２の出力も、書込みマスク・レジ
スタ５４をロードする別法として、多重装置５８の第２
入力に上述の通り提供される。以下に一段と詳しく説明
するが、組合せ論理４４は使用者が書込みマスク・レジ
スタ５４をロードする２つの作動モードの１つを選択す
るのに応じて、線ＬＤＭＳＫにハイ論理信号を発生させ
る。ラッチ４０（ＲＡＳ- によりラッチされる線Ｄ０〜
Ｄ７の値を記憶する）の内容またはラッチ４２（ＷＥ-
によりラッチされる線Ｄ０〜Ｄ７の値を記憶する）の内
容のどちらを所望とするかによって、組合せ論理４４は
ハイのときラッチ４０の出力をそしてローのときラッチ
４２の出力を選択する線ＳＥＬ４０によって書込みマス
ク・レジスタ５４に対する選択されたラッチ内容の印加
を制御する。
【００２２】図３ａから、クロック信号ＲＡＳ′の発生
が示されている。図３ａに示される回路は図１のＲＡＭ
論理１６の中にある。双端子記憶装置１から外部発生さ
れた行アドレス・ストローブ信号ＲＡＳ- はインバータ
１００によって反転され、遅延段１０２を通って所望の
遅延後、上述の信号ＲＡＳ′を作る。インバータ１０４
による追加の反転は以下に説明するクロツク信号ＲＡＳ
- ′を作る。もちろん注目すべき点は遅延が必要なこと
と、実際に信号ＲＡＳ′およびＲＡＳ- ′の追加の遅延
反転が双端子記憶装置１を通じて多くの制御機能を使用
する当業者によって容易に作られることである。もちろ
ん信号ＣＡＳ′およびＣＡＳ- ′は同様な形で、または
当業者周知の多くの方法によって、ＲＡＭ論理１６の中
に作ることができる。
【００２３】図３ｂはＲＡＭ論理１６によるクロツク信
号Ｗ′の発生を示すが、かかるクロツク信号Ｗ′は図２
の回路に使用される。線ＷＥ- は外部発生の書込み可能
信号を受信するが、この信号は他の入力が線ＲＡＳ- ′
に接続されているノア（ＮＯＲ）・ゲート１０６を通っ
てゲートされる。ノア・ゲート１０６の出力は、書込み
可能信号ＷＥ- がＲＡＳ- の活性周期中に生じる場合の
みハイ・レベルであり、他の入力が線ＣＡＳ′に接続さ
れているナンド（ＮＡＮＤ）・ゲート１０８の第１入力
に接続される。上述の通り、線ＣＡＳ- ′のクロック信
号は列アドレス・ストローブ信号ＣＡＳ- の遅延反転型
である。ナンド・ゲート１０８の出力はノア・ゲート１
０６および信号ＣＡＳ′がいずれもハイ論理レベルであ
るとき、すなわちＷＥ- およびＣＡＳ- よりも遅れて生
じるとき、ロー論理レベルとなる。遅延段１１０による
所望の遅延およびインバータ１１２による反転によっ
て、図２の回路が利用するクロック信号Ｗ′が発生され
る。
【００２４】一般に上述の通り、組合せ論理４４は線３
３，３５，３７および３９にそれぞれ提供されるラッチ
３２，３４，３６ならびに３８の記憶された状態に応じ
ていろいろな制御信号を発生させる。これらの制御信号
は、双端子記憶装置１を制御してそのいろいろな作動モ
ードを実行する。第１表は双端子記憶装置１のいろいろ
な特殊モードに関する。真理値表であり、これらのモー
ドのあるものを以下に詳しく説明する。
【表１】
【００２５】上述の通り、制御信号ＷＴＣＬＲは組合せ
論理４４によって作られる信号であり、それによってデ
ータ多重装置２６は入出力バッファ２４に加える色レジ
スタ５０の内容とラッチ４２の出力との間の選択をす
る。制御信号ＬＤＣＬＲは組合せ論理４４によって作ら
れる信号であり、それによって色レジスタ５０はラッチ
４２の内容をロードされる。制御信号ＬＤＭＳＫは組合
せ論理４４によって作られる信号であり、それによって
書込みマスク・レジスタ５４は多重装置５８の作動を制
御するＳＥＬ４０の状態次第でラッチ４２の内容または
ラッチ４０の内容をロードされる。書込みマスク・レジ
スタ５４の内容の線ＷＣＬＫへの印加は、組合せ論理４
４からの線ＳＥＬＭＳＫに現われる論理状態次第で可能
にされる。したがって、組合せ論理４４はそれに提供さ
れる入力に応じて適当な制御信号を作るのに必要なかか
る論理によって構成され、図４に関して説明することに
する。
【００２６】組合せ論理４４は線３３，３５，３７，３
９にそれぞれ現われるラッチ３２，３４，３６，３８の
出力を受信するとともに、上述のクロック信号ＲＡＳ′
およびＷ′を受信する。組合せ論理４４の構造および作
動は上記の第１表に関する各特殊機能を使用可能にする
ものとしてここに説明する。
【００２７】上述の通り、書込みマスク・レジスタ５４
はラッチ４０の内容またはラッチ４２の内容からロード
される。ラッチ４２はＣＡＳ- およびＷＥ- より遅れて
生じるクロック信号Ｗ′に応じてロードされるので、書
込みマスク・レジスタ５４は異なる方法でロードされる
だけではなく、サイクル中の異なる時間にもロードさ
れ、双端子記憶装置１の使用者にとって融通性が増加す
る。
【００２８】図５ａから、ラッチ４０から書込みマスク
・レジスタのローディング、すなわちサイクルの第１部
分におけるローディングのタイミング図が示されてい
る。第１表は、線ＷＥ- およびＳＦがロー論理レベルで
あるときに書込みマスク・レジスタが早期にロードさ
れ、またＲＡＳ- がそのハイ・ロー遷移を図５ａに示さ
れる通り行うときに線ＴＲ- がハイ論理レベルであるこ
とを示す。この時点で、データ線Ｄ０〜Ｄ７に現われる
値は（クロック信号ＲＡＳ′に応じて）ラッチ４０にロ
ードされ、また線ＳＦ、ＴＲ- 、ＷＥ- に現われる値は
それぞれラッチ３２，３６，３８にラッチされる。線３
３，３７，３９に現われるラッチ３２，３６，３８の出
力はそれぞれナンド・ゲート１１８の入力に接続される
（線３３および３７はインバータ１１４ならびに１１６
によって反転される）。したがって、ナンド・ゲート１
１８の出力は、線ＷＥ- およびＳＦのラッチ状態がロー
・レベルでＴＲ- のラッチ状態がハイ・レベルであると
き、ロー・レベルになる。これはノア・ゲート１２０の
１つの入力に論理のローを提供するが、ノア・ゲート１
２０の他の入力は反転遅延段１２２によって所望通り遅
延されるクロック信号ＲＡＳ′によって制御され、それ
によりラッチおよび論理の作動が生じる。遅延クロック
信号ＲＡＳ′のロー・ハイ遷移により、ノア・ゲート１
２０の出力はハイ・レベルになり、図２の多重装置５８
に至る線ＳＥＬ４０にハイ・レベルを作り、ラッチ４０
の出力が選択されるべきことを表わす。線ＳＥＬ４０は
オア・ゲート１２４の１つの入力にも接続され、線ＬＤ
ＭＳＫにハイ・レベルを作る。線ＬＤＭＳＫは書込みマ
スク・レジスタ５４に接続され、ロー・ハイ遷移を作る
ことにより、説明の場合ではラッチ４０の内容である多
重装置５８の出力の値を書込みマスク・レジスタ５４が
ロードされるべきことを示す。この作動により、書込み
マスク・レジスタ５４は記憶サイクルの第１部分の間に
ロードされる。
【００２９】線ＴＲ- 、ＷＥ- 、およびＳＦの値がＲＡ
Ｓ- がローになると同時にそれぞれのラッチにラッチさ
れてから、線ＴＲ- 、ＷＥ- およびＳＦは書込みマスク
・レジスタ５４のローディングの目的で「自由にな
る」、もう１つの論理レベルになることができる。しか
し、書込みマスク・レジスタ５４のローディングに続
き、読出しまたは書込みサイクルは線ＷＥ- およびＴＲ
- に置かれる値次第で双端子記憶装置１によって行われ
る（線ＴＲ- は前記米国特許第４，６３６，９８６号の
記憶装置の場合と同様に、即時呼出し出力使用可能とし
て働く）。図５ａは書込みマスク・レジスタ５４のロー
ディング後に生じる書込みサイクルの一段と予想される
事象を示す（書込み動作を行う際の使用者の関心は書込
みマスク・レジスタ５４のローディングによって明示さ
れる）。図５ａに示される通り、行アドレス値、すなわ
ちＲＡＳ- 遷移の時点におけるアドレス線Ａ０〜Ａ８の
状態は、書込みマスク・レジスタ５４がロードされてい
る時間中に受信され、行アドレス・デコードおよび選択
は周知のＲＡＭ法でＲＡＭ論理１６ならびにＸデコーダ
１８を通して行われる。列アドレス値は図５ａに示され
る通り、列アドレス・ストローブ信号ＣＡＳ- と共に線
Ａ０〜Ａ７に提供される。
【００３０】第１表は、ＣＡＳ- 遷移の時点で線ＳＦの
値は線Ｄ０〜Ｄ７に受信されるデータまたは色レジスタ
５０の内容がアレイ２に書き込まれるデータとなるかど
うかを決定することを示す。図２に示された通り、ラッ
チ３４はＣＡＳ- に関して遅延・反転された信号である
クロック信号ＣＡＳ′に応じて線ＳＦの値をロードされ
る。ラッチ３４の出力からの線３５は（インバータ１２
５により反転されてから）ノア・ゲート１２６の１つの
入力に接続される。アンド・ゲート１２７はその入力の
１つでナンド・ゲート１１８の出力を受信するが、ゲー
ト１１８の出力は書込みマスク・レジスタ５４のローデ
ィングに際し上述の通りロー・レベルであり、これはも
ちろんノア・ゲート１２６の他の入力に提供されるアン
ド・ゲート１２７の出力でロー論理レベルをもたらす。
ハイ・レベルはノア・ゲート１２６の出力で作られかつ
もしＣＡＳ- 遷移の時点で線ＳＦの値が「１」論理レベ
ルであるならば、線ＷＴＣＬＲに作られ、また線ＷＴＣ
ＬＲのロー・レベルは線ＳＦがＣＡＳ- 遷移で「０」レ
ベルである場合に作られる。線ＷＴＣＬＲは、ハイ論理
レベルで線ＷＴＣＬＲに応じて線２７に色レジスタ５０
の内容を加え、かつ線ＷＴＣＬＲがロー・レベルである
とき線２７にラッチ４２の内容を加える、データ多重装
置２６の制御入力に接続される。このようにして、組合
せ論理４４は書込みレジスタ５４がロードするにつれ
て、同じ記憶サイクルの書込み動作用のデータ源を選択
する働きをし、前記選択はＣＡＳ- 遷移で線ＳＦの値に
応じて行われる。
【００３１】線３３，３７，３９はアンド・ゲート１２
８の入力にも接続されているが、線３３はその前にイン
バータ１１４により反転されている。したがって、ＷＥ
- 線の値はＲＡＳ- 遷移の時点で論理の「０」であった
ので、アンド・ゲート１２８の出力は論理の「０」であ
る。アンド・ゲート１２８の出力はインバータ１３０を
通って、多重装置１６０の制御入力に接続される線ＳＥ
ＬＭＳＫに接続される。書込みマスク・レジスタ５４が
ＲＡＳ- 遷移に応じてロードされるこのサイクルのよう
に、線ＳＥＬＭＳＫに現われるハイ論理レベルは、入出
力バッファ２４に至る線ＷＣＬＫに信号を発生させるた
めに書込みマスク・レジスタ５４の内容が選択されるべ
きことを示す。さらに、線３３，３７，３９は反転され
ずにアンド・ゲート１３２の入力にも接続され、アンド
・ゲート１３２の出力も線３３および３９が論理のロー
・レベルであるので論理のロー・レベルになる。アンド
・ゲート１３２の出力は、図２のアンド・ゲート５９の
１つの入力に接続される線ＷＥＮ用の信号をその出力に
作るインバータ１３４に接続される。したがって、アン
ド・ゲート１３２の出力はロー・レベルであるので、線
ＷＥＮは論理のハイ・レベルであり、クロック信号Ｗ′
は多重装置６０を介して書込みマスク・レジスタ５４の
内容を線ＷＣＬＫにゲートさせる。上述の通り、線ＷＣ
ＬＫの信号は入出力バッファ２４に対する書込みクロッ
クであり、これはアレイ２に至る線２７のデータの書込
みを行い、書込みマスク・レジスタ５４に記憶された
「０」と組み合わされるこれらの入出力バッファは書込
み動作を行わない。したがって、他が活性ローである間
ＷＥ- およびＣＡＳ- より遅れてハイ・ロー遷移を作
り、（すなわちＷＥ- のロー・レベルへの遷移およびＲ
ＡＳ- 遷移と同にハイ・レベルの復帰はＷ′クロック信
号を作らない）、クロック信号は線Ｗ′に作られ、これ
は多重装置６０の選択された入力をゲートとして入出力
バッファ２４により書込み動作を行わせるものと思われ
る。
【００３２】図６はレジスタのレベル図によるマスクさ
れた書込み動作を示す。マスクされた書込み動作に先立
つ記憶位置の８ビットの例が２ｎとしてそこに示されて
おり、各８ビットは双端子記憶装置１の各アレイ２の中
のアドレス位置に対応する。この例で書き込まれるべき
データを含むデータ源は色レジスタ５０であり、その内
容の例が１０１０１０１０2 として図６に示されてい
る。書込みマスク・レジスタ５４の内容は４個の中央ビ
ット、すなわち８ビット記憶位置の第３〜第６最下位ビ
ットにのみ書き込むものとして図６に示されており、逆
に書込み動作は記憶位置の２つの最上位および２つの最
下位ビットに関して「マスク」される。上述の書込みサ
イクルが行われて、色レジスタ５０の内容がマスクされ
た書込みの形で書き込まれると、アドレス記憶位置の内
容は図６で２n ′として示される。中央の４ビットだけ
が色レジスタ５０の内容と共に書き込まれ、２つの最上
位および２つの最下位ビットは書込み動作前と同じまま
であることは明白である。
【００３３】上述の通り、双端子記憶装置１はクロック
信号Ｗ′によってクロックされたラッチ４２により、記
憶サイクルの後半部分で書込みマスク・レジスタ５４を
ロードすることができる。図５ｂは記憶サイクルの後半
部分で書込みマスク・レジスタをロードするタイミング
・サイクルを示す。線３３，３７，３９は上述の通り、
３個の信号をどれも反転させずアンド・ゲート１３２の
入力に接続されるので、アンド・ゲート１３２の出力は
すべての３個がハイ・レベルであるときにハイ・レベル
となる。これは、ＲＡＳ- 遷移でハイ論理レベルである
線ＳＦ，ＷＥ，およびＴＲ- によって書込みマスク・レ
ジスタの遅いローディングが可能にされる第１表と対応
する。アンド・ゲート１３２の出力でのハイ・レベル
は、どんな書込みクロック信号も線ＷＣＬＫに現われな
いようにする線ＷＥＮのロー・レベルを、インバータ１
３４を介して提供し、それによってアレイ２への書込み
動作が防止される。アンド・ゲート１３２の出力はナン
ドー・ゲート１３６の１つの入力に接続されるが、その
ゲート１３６の他の入力には線Ｗ′が接続されており、
ＷＥ- またはＣＡＳ- のあとで（ＲＡＳ- 遷移後）、ナ
ンド・ゲート１３６の出力はハイ論理レベルに保たれ
る。ノア・ゲート１３８は１つの入力でナンド・ゲート
１３６の出力を受信し、他の入力で線３５に現われるラ
ッチ３４の出力を受信するが、上述の通り、ラッチ３４
はＣＡＳ- 遷移の時点で線ＳＦの値を記憶する。第１表
は、線ＳＦがＣＡＳ- 遷移で「０」であるとき、線Ｓ
Ｆ、ＷＥ- およびＴＲ- がＲＡＳ- 遷移ですべてハイで
あるときに、書込みマスク・レジスタ５４がロードされ
ることを示す。したがって、書込みマスク・レジスタ５
４のロードについて、線３５は線ＳＦのロー・レベルを
ラッチ３４にラッチするクロック信号ＣＡＳ′に応じて
ロー・レベルとなる。
【００３４】書込みマスク・レジスタ５４のローディン
グはＷＥ- またはＣＡＳ- の後半で（ＲＡＳ- 遷移後）
完成される。図５ｂに示される例はＣＡＳ- 後に遷移を
作るＷＥ- を示し、以下の説明はこの例を使用する。図
２を振り返って見ると、ラッチ４２はクロック信号Ｗ′
により線Ｄ０〜Ｄ７に現われる値をロードされるが、こ
の信号Ｗ′はハイ・ロー遷移を作るＷＥ- およびＣＡＳ
- の後で作られる（その間他は活性である。図３ｂ参
照）。図５ｂはＷＥ- の時点でデータ線Ｄ０〜Ｄ７の
「マスク」がローになるときの書込みマスク・レジスタ
５４の内容を表わす。さらに、クロック信号Ｗ′はナン
ド・ゲートの出力をロー・レベルにさせ、それによって
ノア・ゲート１３８の出力でハイ・レベルが作られる。
これはオア・ゲート１２４を介して線ＬＤＭＳＫにハイ
・レベルを発生させ、それによって多重装置６０の出力
と共に書込みマスク・レジスタ５４のロードを生じさせ
る。ナンド・ゲート１１８の出力は「１」レベルである
ので（線３９はハイ・レベルとする）、線ＳＥＬ４０は
ノア・ゲート１２０の動作によりロー・レベルとなる。
上述の通り、線ＳＥＬ４０のロー・レベルは多重装置６
０を制御して、上記で作られたＬＤＭＳＫ信号により書
込みマスク・レジスタ５４に加えるためのラッチ４２の
内容を選択するが、ラッチ４２はこの時点でそこにロー
ドされるデータ線Ｄ０〜Ｄ７の値を記憶している。この
ようにして、組合せ論理４４はＣＡＳ- 遷移でロー・レ
ベルである線ＳＦとともに、図５ｂのタイミングによっ
て書込みマスク・レジスタ５４の遅いロードを行う。
【００３５】色レジスタ５０は、第１表に示されたよう
にＣＡＳ- 遷移でハイ・レベルの線ＳＦのみと共に、遅
れロード・モードで書込みマスク・レジスタ５４と同じ
方法でロードされる。これは、上述のナンド・ゲート１
３６の出力を受信するとともに、インバータ１２５によ
る反転後線３５を受信するノア・ゲート１４０によって
行われる。ＣＡＳ- 遷移で線ＳＦに現われるハイ論理レ
ベルは、ノア・ゲート１４０の１つの入力でロー・レベ
ルを生じる。ハイ・ロー遷移を作るＷＥ- およびＣＡＳ
- の後で、ナンド・ゲート１３６の出力は上述の通りロ
ー・レベルになり、ノア・ゲート１４０の出力をハイ・
レベルに駆動する。ノア・ゲート１４０の出力は、色レ
ジスタ５０に接続されかつハイ・レベルで色レジスタ５
０にラッチ４２の内容をロードさせる線ＬＤＣＬＲであ
る。ラッチ４２は上述の通り、クロック信号Ｗ′（すな
わち図５ｂの値「ＣＯＮＴＥＮＴＳ」に応じてデータ線
Ｄ０〜Ｄ７の値をロードされる。
【００３６】注目すべき点は、色レジスタ５０のローデ
ィングまたは書込みマスク・レジスタ５４のおそいロー
ディングについて双端子記憶装置１の即時呼出しが抑止
されることである。図５ｂに示された通り、これは線Ａ
０〜Ａ８のドレスの値をＲＡＳ- およびＣＡＳ- 遷移の
両方で自由にする。
【００３７】本明細書の冒頭部分に説明された通り、多
数の記憶サイクルで書込みマスク・レジスタ５４の内容
を使用できるとともに、次のマスク書込み動作を行う前
に書込みマスク情報をロードし直す必要なしにマスクさ
れない書込み動作を行うことができるのは有利である。
したがって第１表は、ある作動モードが書込みマスク・
レジスタの内容を反復使用するとともに、書込みマスク
・レジスタ５４に書込みマスク情報を保持しながらマス
クされない書込み動作を果たすのに利用できることを示
す。特殊機能論理３０、およびその中の組合せ論理４４
はこれらの機能を達成するように設計されている。
【００３８】図５ｃは、書込みマスク情報をロードし直
さずに、すなわち書込みマスク・レジスタ５４の前の内
容を利用して、マスクされた書込みサイクルの動作を説
明するタイミング図である。ＲＡＳ- 遷移と同時に、線
ＴＲ- およびＳＦはハイ論理レベルであるが、線ＷＥ-
はロー論理レベルである。前述の通り、ラッチ３２，３
６，３８は組合せ論理４４により受取るため、クロック
信号ＲＡＳ′によりこれらの値をラッチ・インする。図
２および図４から、アンド・ゲート１２８の出力はこの
論理レベルについてはロー論理レベルであるので、線Ｓ
ＥＭＳＫはハイ・レベルとなり、したがって書込みマス
ク・レジスタ５４の内容はアンド・ゲート５９がハイ・
レベルになると線ＷＣＬＫに加えられるように選択され
る。ＲＡＳ- 遷移での線ＴＲ- ＳＦ、およびＷＥ- のこ
の組合せはアンド・ゲート１３２の出力をロー・レベル
にされるので、線ＷＥＮはハイ・レベルとなり、これに
よってＷＥ- およびＣＡＳ- の後半はローになり、多重
装置６０の出力、すなわち書込みマスク・レジスタ５４
の内容が線ＷＣＬＫに加えられる。
【００３９】しかし、ＲＡＳ- 遷移での線ＴＲ- 、ＳＦ
およびＷＥ- の上述の組合せでは、このサイクル中に加
えられる書込みマスク・レジスタ５４の内容はその前の
状態と変わらない。書込みマスク・レジスタ５４の再ロ
ーディングが組合せ論理４４によって不可能にされるの
は、アンド・ゲート１３２のロー・レベル出力もナンド
・ゲート１３６の出力をハイ・レベルにさせ、さらにノ
ア・ゲート１３８の出力をロー・レベルにさせるからで
ある。ナンド・ゲート１１８の出力は図５ｃに示された
ＲＡＳ- 遷移で線ＴＲ- 、ＳＦおよびＷＥ- の上記組合
せについてハイ・レベルであるので、ノア・ゲート１２
０の出力ではロー・レベルがもたらされる。したがっ
て、オア・ゲート１２４の両入力はローであり、これは
線ＬＤＭＳＫにロー・レベルをもたらし、書込みマスク
・レジスタ５４の再ローディングを不可能にする。書込
みマスク・レジスタ５４の前の内容はそれによって保持
され、上述の線ＳＥＬＭＳＫにより選択された書込みサ
イクル中に利用される。
【００４０】ＣＡＳ- 遷移での線ＳＦの状態次第で、マ
スク書込み動作のために線２７に加えられるデータは、
色レジスタ５０の内容であったり、クロック信号Ｗ′で
ラッチ４２によってラッチされたデータ線Ｄ０〜Ｄ７の
値であることができる。図４に示された組合せ論理４４
は、線３３，３７，３９に接続される３つの入力を持つ
アンド・ゲート１４２を介して、第１表の真理値表によ
りこの選択を可能にするが、線３９はインバータ１１６
によって反転されている。かくてアンド・ゲート１４２
の出力は、ハイ論理レベルでの線ＴＲ- およびＳＦなら
びにロー論理レベルでの線ＷＥ- のＲＡＳ- 遷移による
組合せに応じてハイ論理レベルの複数個の出力を有す
る。アンド・ゲート１４２の出力はオア・ゲート１４４
の第１入力に接続されており、それがハイ・レベルであ
るときオア・ゲート１４４の出力を駆動する。オア・ゲ
ート１４４の出力はナンド・ゲート１４６の第１入力に
接続されており、そのゲート１４６の他の入力は上述の
クロック信号Ｗ′に接続され、その出力はアンド・ゲー
ト１４２の出力がクロック信号Ｗ′のロー・ハイ遷移に
よりハイ・レベルであるときローに駆動される。ナンド
・ゲート１４６の出力のロー・レベルは、上述の通りノ
ア・ゲート１２６の入力でロー・レベルを提供するアン
ド・ゲート１２７の出力でロー・レベルをもたらす。同
様に図５ａのサイクルに関して上述した通り、線ＷＴＣ
ＬＲはラッチ３４からの線３５の作動によりハイまたは
ローに駆動され、このラッチ３４はＣＡＳ- 遷移により
線ＳＦの値を記憶し、それによって入出力バッファ２４
に至る線２７に加えられる色レジスタ５０の内容を選択
したり、データ線Ｄ０〜Ｄ７の値を選択するようにデー
タ多重装置２６を制御する。図５ｃは、入力データが所
望のデータ源である場合に妥当データ（「ＤＡＴＡ」）
を提供するデータ線Ｄ０〜Ｄ７の所要タイミングを示
す。上述の通り、ラッチ４２はクロック信号Ｗ′により
入力データをラッチし、ラッチ４２の出力は使用が所望
するならばデータ多重装置２６の１つの入力に加えられ
る。
【００４１】書込みマスク・レジスタ５４の内容は書込
み動作を無視されることがあるが、特殊機能論理３０お
よびその中の組合せ論理４４によって行われる特殊サイ
クルにより、次のマスク書込み動作に関して保持される
ことがある。かかるサイクルの一例のタイミングは図５
ｄに示されている。ＲＡＳ- 遷移では、第１表に示され
た通り、線ＴＲ- およびＷＥ- はハイ論理レベルである
が線ＳＦはロー・レベルであり、前述の通りこれらの値
はクロック信号ＲＡＳ′によってラッチ３６，３８，３
２にそれぞれラッチされる。線３７，３９，３３（線３
３はインバータ１１４により反転される）に現われるこ
の組合せはアンド・ゲートの出力「１」の論理レベルに
させ、多重装置６０が適当な時点で線ＷＣＬＫに加えら
れるＶddを選択するように、線ＳＥＬＭＳＫにロー論理
レベルを置き、書込みマスク・レジスタ５４の内容を無
視する。ＲＡＳ- 遷移での線ＳＦのロー状態に対応する
ラッチ３２の内容はロー・レベルであるので、アンド・
ゲートの出力もローであり、線ＷＥＮにハイ・レベルを
置くので、クロック信号Ｗ′は線ＳＥＬＭＳＫがローで
あるので、線ＷＣＬＫのすべてにハイ論理レベルを発生
させるために多重装置６０に通される。前の書込みサイ
クルの場合のように、図５ｄは線ＷＥ- がＣＡＳ- 遷移
後ローに駆動され、書込み信号Ｗ′を介して書込み動作
を行うことを示す。
【００４２】図５ｂの場合と同様に、書込みマスク・レ
ジスタ５４のローディングが不可能にされるのは、アン
ド・ゲート１３２の出力がローでありかつナンド・ゲー
ト１１８の出力がＲＡＳ- 遷移での線ＴＲ- およびＷＥ
- ハイと線ＳＦローとの組合せでハイとなるからであ
る。書込みマスク・レジスタ５４に新しい値がロードさ
れない（線ＬＤＭＳＫがローに保たれる）ので、その中
に記憶された前の値が保持される。したがって、図５ｃ
に示されるような次のサイクルは、書込みレジスタ５４
に保持される書込みマスク情報を用いて、書込みマスク
情報をロードし直す必要なしに、マスク書込み動作を生
じさせる。
【００４３】図５ｃに関して前述した通り、ＣＡＳ- 遷
移の時点での線ＳＦの状態は、図５ｄの書込みサイクル
が色レジスタ５０をデータ源として使用するか（線ＳＦ
は「１」である）、データ線Ｄ０〜Ｄ７の値（図５ｄの
「ＤＡＴＡ」）をデータ源として使用するかを制御す
る。組合せ論理４４がこの選択を行うのは、アンド・ゲ
ート１２８の出力がオア・ゲート１４４の第２入力に接
続され、それによって図５ｃのサイクルに関して上述し
たアンド・ゲート１４２の出力としてノア・ゲート１２
６によりＷＴＣＬＲ信号を発生させるのと同じ効果を有
するからである。
【００４４】ビデオ装置において図１に示される双端子
記憶装置１のような双端子記憶装置を使用する場合、し
ばしば多数の連続記憶位置が同一データで書き込まれる
ことがある。例えば、双端子記憶装置１がグラフィック
像のビット・マップ式表示を含む場合は、表示像の大き
な面積は一定の色で埋められる。したがって、１回のサ
イクルで双端子記憶装置の多位置に同一データを書き込
むのに役立。
【００４５】いま図７から、以下「ブロック書込み」特
徴と呼ぶ、１回のサイクルでその中の隣接列をアドレス
する特徴を果たす回路を含むＹデコーダ２０のブロック
図が示されている。双端子記憶装置１の動作が図７に関
して以下に説明される特徴によって増強される一方、ブ
ロック書込み特徴なしに上述の双端子記憶装置が完全に
作動し得ることは注目される。図７は双端子記憶装置１
にある単一アレイ用のＹデコーダ２０を示すが、もちろ
ん図７に示される回路は図１に示される各アレイ２と組
み合わされる。上述の通りＹデコーダ２０はアドレス線
Ａ０〜Ａ７で受信された列アドレスのラッチされた値を
受信するが、これらのラッチされた列アドレス線は図７
に線ＡＹ０〜ＡＹ７によって表わされる。もちろん、各
アレイ２に２５６列だけが提供されているので、ＣＡＳ
- 信号によりラッチされたアドレス線Ａ８の値は列デコ
ード動作に利用されない。プリ・デコーダ２００は線Ａ
Ｙ２〜ＡＹ７を受け、これらの６ビツトを６４本の出力
線２０２にデコードするが、その線の１つはハイ論理レ
ベルであることによって使用可能にされる。かくて各出
力線２０２はその組み合わされたアレイ２にある１群４
列の選択を表わす。
【００４６】各群４列と組み合わされるのは列選択回路
２０４であり、図７には簡単のため１つだけの列選択回
路２０４が示されている。プリ・デコーダ２００からの
組み合わされた出力線２０２はアンド・ゲート２０６の
１つの入力に接続されるとともに、アンド・ゲート２０
８の１つの入力に接続されるが、これらのゲートは各列
選択回路２０４の中に含まれている。特殊機能論理３０
からの線ＷＴＣＬＲはアンド・ゲート２０６の第２入力
に接続され、インバータ２０７によって反転された線Ｗ
ＴＣＬＲはアンド・ゲート２０８の第２入力に接続され
ている。上述の通り、線ＷＴＣＬＲは色レジスタ５０の
内容がアレイ２に書き込まれるべきときに発生され、各
アレイ２の中の多重アドレスをアドレスするここに説明
される特徴は同じ信号によって使用可能にされる。また
列選択回路２０４の中に含まれるのは、即時呼出しモー
ドでアドレスされるべきアレイ２の中の列を選択して、
線ＡＹ０とＡＹ１で最小位の列アドレス・ビットの実際
のデコード動作を遂行する４個１組のデコーダ２１０で
ある。４個１組のデコーダ２１０は線ＡＹ０およびＡＹ
１の値次第で、線２１４n 〜２１４n+3 を駆動する。パ
ス・トランジスタ２１２n 〜２１２n+3 は、その対応す
る線２１４n 〜２１４n+3 をその対応するトランジスタ
２２０n 〜２２０n+3 のゲートに接続する。各パス・ト
ランジスタ２１２n 〜２１２n+3 のゲートはアンド・ゲ
ート２０８の出力によって制御される。したがって、ブ
ロック書込みレジスタが選択され、すなわち線ＷＴＣＬ
Ｒがハイ・レベルである場合に、４個１組のデコーダ２
１０の結果は、たとえ対応する出力線２０２がそれと組
み合わされる４列の群を選択していても無視される。
【００４７】列選択回路２０４はさらに線４３0 ，４３
2 ，４３4 および４３6 として図７に示されるラッチ４
２の内容の偶数ビットを受信する。上述の通り、ラッチ
４２は各サイクルにおいて線ＷＥ- に現われる書込み可
能信号および線ＣＡＳ- に現われる列アドレス信号の後
の時点で受信されるデータ入力線Ｄ０〜Ｄ７の値を記憶
する。各線４３0 , ４３2 ，４３4 ，４３6 はパス・ト
ランジスタ２１６n 〜２１６n+3 に接続されるが、同ト
ランジスタのゲートはアンド・ゲート２０６の出力に接
続され、また各線はその対応するトランジスタ２２０n
〜２２０n+3 のゲートにも接続される。
【００４８】トランジスタ２２０n 〜２２０n+3 は、ア
レイ２と組み合わされる入出力バッファ２４をその列と
組み合わされる感知増幅器４に接続して、技術的に周知
の方法で、選択された列の書込み動作を達成させる。線
ＷＴＣＬＲが使用不能にされる正規の作動モードでは、
アンド・ゲート２０６の出力は論理のローであり、線４
３0 ，４３2 ，４３4 ，４３6 がトランジスタ２２０n
〜２２０n+3 の状態に影響しないようにする。同時に、
プリ・デコーダ２００により選択された４列の群に関す
るアンド・ゲート２０８の出力は論理のハイ・レベルで
あり、４個１組のデコーダ２１０の結果は選択された列
の感知増幅器４に対する組み合わされた入出力バッファ
２４の接続を可能にする。
【００４９】ブロック書込み特徴が組合せ論理４４によ
る線ＷＴＣＬＲの使用可能に関して第１表に示されるよ
うな線ＷＥ- 、ＳＦおよびＴＲ- の状態によって選択さ
れるとき、アンド・ゲート２０６の出力は線ＡＹ２〜Ａ
Ｙ７に応じてプリ・デコーダ２００によって選択される
４列の群でハイ・レベルとなる。この場合、線４３0，
４３2 , ４３4 , ４３6 はトランジスタ２２０n 〜２２
０n+3 のどれが導通するかを決定し、実際にその入出力
バッファ２４に接続されるべき組み合わされる群の中の
列の全部で４つまでの接続を可能にする。アレイ２に対
応する色レジスタ５０のビットの内容はそのときラッチ
４２から、線４３0 ，４３2 ，４３4 ，４３6 の状態に
より選択された列に書き込まれる。
【００５０】いま図８から、ブロック書込み特徴の作動
を示すタイミング図が示されている。上記の第１表から
明白なように、色レジスタ５０の内容は線ＴＲ- がその
時点でローの線ＷＥ- または線ＳＦと共に活性になるＲ
ＡＳ- でハイとなるとき書き込サイクルで書き込まれ、
それと共に線ＳＦは列アドレス信号ＣＡＳ- が活性とな
るときハイである。第１表によりかつ図８に示される通
り、色レジスタの書込み動作（および本実施例ではブロ
ック書込み特徴）は、行ストローブ信号ＲＡＳ - がその
ロー状態で活性になる時点で、線ＴＲ- がハイでありか
つＷＥ- およびＳＦの論理のアンドがローであることを
要求し、列アドレス・ストローブ信号ＣＡＳ- が活性に
なる時点で、線ＳＦはそのハイ状態にならなければなら
ない。かくてブロック書込みモードが使用可能にされる
と、ＣＡＳ- またＷＥ- の後半が活性になる時点で線Ｄ
０〜Ｄ７（すなわち線Ｄ０，Ｄ２，Ｄ４，Ｄ６）に現わ
れるデータ入力信号の偶数ビットの値は対応するアレイ
２に関する色レジスタ５０の値と共に書き込まれるべき
４の群を表わす。前述の通り、かかる列の全部の４はこ
のモードでアドレス可能とされ、各８アレイ２に４列が
単一サイクルで書き込まれる特徴を提供する。
【００５１】再び第１表から、ＲＡＳ- が活性になる時
点で線ＳＦおよび線ＷＥ- がローである場合に、マスク
書込み動作はブロック書込み動作と共に使用可能にされ
る。こうして、色レジスタ５０の内容は選択されたアレ
イにのみ多重列（４列１群）に書き込まれる。図９か
ら、色レジスタ５０および書込みマスク・レジスタ５４
の応用のレジスタ・レベル図が、２つの列ＣＯＬn およ
びＣＯＬn+1 と組み合わされる各アレイ２の記憶位置の
内容を変えて示されている。上述の通り、列ｎおよびｎ
＋１は、データ線Ｄ0 およびＤ2 が「１」論理レベルで
ありかつ図８のタイミングでＣＡＳ- が活性になってか
ら書込み可能線ＷＥ- が活性になる時点でデータ線Ｄ４
およびＤ６が「０」論理レベルである場合に選択され
る。図６の例の通り、図３〜図６最下位ビットのみが色
レジスタ５０の内容と共に書き込まれるが、上述のブロ
ック書込み特徴では、このマスク書込み動作は選択され
た列ＣＯＬn およびＣＯＬn+1 で同時に生じる。
【００５２】本発明はその好適な実施例についてここに
詳しく説明されたが、言うまでもなく、この説明は例と
しての説明に過ぎず、また制限を意味するものではな
い。さらに言うまでもなく、本発明の実施例のいろいろ
な細部変化、および本発明の追加の実施例は、本明細書
に関係を持つ当業者にとって明白であるとともに彼らに
よって作ることができる。かかる変化および追加の実施
例は特許請求の範囲および以下に主張される本発明の範
囲内にあるものとする。
【００５３】以上の説明に関してさらに以下の項を開示
する。 （１） 正規書込みモードおよびブロック書込みモード
を有する記憶装置であって、読書き記憶セルのアレイ
と、前記正規書込みモードまたは前記ブロック書込みモ
ードを示すモード選択信号を受信するモード選択装置
と、記憶アドレス信号をデコードするアドレス・デコー
ダであり、前記記憶アドレス信号の〔所定数の最上位〕
選択ビットをデコードする第１デコード段において、前
記〔最上位〕選択ビットは前記アレイにある１群の記憶
セルを定める前記第１デコード段と、前記各群の記憶セ
ルと組み合わされる第２デコード段において、前記記憶
アドレス信号の残りのビットをデコードして前記記憶ア
ドレス信号の前記残りのビットに対応する前記群の中に
ある記憶セルを選択する前記第２デコード段と、１つの
選択装置が前記各群の記憶セルと組み合わされかつその
群の記憶セルと組み合わされる第２デコード段に接続さ
れる複数個の選択装置において、前記各選択装置はその
組み合わされた群の記憶セルを定める前記第１デコード
段の出力によって作動され、前記正規書込みモードを示
す前記モード選択信号に応動する前記第２デコード段に
よって定められる記憶セルを選択するとともに、前記ブ
ロック書込みモードを示すモード選択信号に応動する前
記群の中にある所定の複数個の記憶セルを選択する前記
複数個の選択装置とを含む前記アドレス・デコーダと、
前記入力データを受信して前記所定群の選択された記憶
セルに書き込むデータ入力装置と、を含んで成る前記記
憶装置。
【００５４】（２） 前記ブロック書込みモードで前記
データ入力装置によって書き込まれるべき前記記憶アド
レス信号の前記〔最上位〕選択ビットにより定められる
群の中の所定の複数個の記憶セルを定めるセル・アドレ
ス信号を受信する別のセル・アドレス入力装置、をさら
に含むことを特徴とする第１項記載の記憶装置。
【００５５】（３） 前記データ入力装置は入力データ
を受信するデータ入力端子と、前記データ入力端子によ
り受信された入力データを記憶するレジスタと、前記ア
レイに接続されて、前記アドレス・デコーダにより選択
された記憶セルの前記（定められた〕群にある選択され
た記憶セルに前記レジスタの内容を書き込むバッファ装
置と、を含むことを特徴とする第１項記載の記憶装置。
【００５６】（４） 前記データ入力端子はセル・アド
レス信号をも受信し、前記セル・アドレス信号は前記ブ
ロック書込みモードで前記データ入力装置によって書き
込まれるべき前記記憶アドレス信の前記〔最上位〕選択
ビットにより定められる群にある所定の複数個の記憶セ
ルを定める、ことを特徴とする第３項記載の記憶装置。
【００５７】（５） 前記データ入力装置は前記正規書
込みモードで前記定められた群にある選択された記憶セ
ルに前記データ入力端子により受信された入力データを
書き込み、また前記データ入力装置は前記ブロック書込
みモードで前記定められた群にある選択された複数個の
記憶セルに前記レジスタの内容を書き込む、ことを特徴
とする第４項記載の記憶装置。
【００５８】（６） 正規書込みモードおよびブロック
書込みモードを有する記憶装置であって、行および列に
配列された読書き記憶セルのアレイと、前記正規書込み
モード〔および〕または前記ブロック書込みモードを示
すモード選択信号を受信するモード選択装置と、行アド
レス信号に応じて前記アレイにある前記記憶セルの行を
選択する行アドレス・デコーダと、列アドレス信号をデ
コードする列アドレス・デコーダであり、前記列アドレ
ス信号の〔所定数の最上位〕選択ビットをデコードする
第１列デコード段において、前記〔最上位〕選択ビット
は前記アレイにある記憶セルの１群の列を定める前記第
１列デコード段と、前記各群の列と組み合わされる第２
列デコード段において、前記列アドレス信号の前記残り
のビットに対応する前記群にある列を選択するように前
記列アドレス信号の残りのビットをデコードする前記第
２列デコード段と、１つの選択装置が前記各群の列と組
み合わされかつその群の列と組み合わされる第２列デコ
ード段に接続される複数個の選択装置において、その組
み合わされる群の列を定める前記第１列デコード段の出
力によって使用可能にされる前記各選択装置は、前記正
規書込みモードを示す前記モード選択信号に応じて前記
第２デコード段によって定められる列を選択するととも
に、前記ブロック書込みモードを示すモード選択信号に
応じて前記群の中にある所定の複数個の列を選択する、
前記複数個の選択装置とを含む前記列アドレス・デコー
ダと、前記入力データを受信して選択された記憶セルに
書き込むデータ入力装置であり、前記選択された記憶セ
ルは選択された列にある選択された列（１個または複数
個）にある前記データ入力装置と、を含んで成る前記記
憶装置。
【００５９】（７） 別の列アドレス信号を受信する別
の列アドレス入力装置であって、前記別の列アドレス信
号は前記ブロック書込みモードで前記データ入力装置に
よって書き込まれるべき前記列アドレス信号の前記〔最
上位〕選択ビットにより定められた群の中にある所定の
複数個の列を定める、前記別の列アドレス入力装置をさ
らに含むことを特徴とする第６項記載の記憶装置。
【００６０】（８） 前記データ入力装置は入力データ
を受信するデータ入力端子と、前記データ入力端子によ
り受信された入力データを記憶するレジスタと、前記ア
レイに接続されて、選択された記憶セルに前記レジスタ
の内容を書き込むバッファ装置と、を含むことを特徴と
する第６項記載の記憶装置。（９） 前記データ入力端
子は別の列アドレス信号をも受信し、前記別の列アドレ
ス信号は前記ブロック書込みモードで前記データ入力装
置によって書き込まれるべき前記列アドレス信号の前記
〔最上位〕選択ビットによって定められる群の中にある
所定の複数個の列を定める、ことを特徴とする第８項記
載の記憶装置。
【００６１】（１０） 前記データ入力装置は前記正規
書込みモードで選択された記憶セルに前記データ入力端
子によって受信された入力データを書き込む、ことを特
徴とする第９項記載の記憶装置。
【００６２】（１１） 各アレイが行および列の形に配
列される複数個の読書き記憶セルのアレイと、各データ
入力端子が記憶セルの前記アレイの１つと組み合わされ
る複数個のデータ入力端子と、前記正規書込みモードお
よび前記ブロック書込みモードを示すモード選択信号を
受信を受信するモード選択装置と、行アドレス信号に応
じて各アレイにある前記記憶セルの行を選択する行アド
レス・デコーダと、列アドレス信号をデコードする列ア
ドレス・デコーダであり、前記列アドレス信号の〔所定
数の最上位〕選択ビットをデコードする第１列デコード
段において、前記〔最上位〕選択ビットは各アレイにあ
る記憶セルの１群の列を定める前記第１列デコード段
と、前記各群の列と組み合わされる第２列デコード段に
おいて、前記列アドレス信号の前記残りのビットに対応
する前記群にある列を選択するように前記列アドレス信
号の残りのビットをデコードする前記第２デコード段
と、１つの選択装置は前記各群の列と組み合わされかつ
その群の列と組み合わされる第２列デコード段に接続さ
れる複数個の選択装置において、前記第１列デコード段
の出力により使用可能にされる前記各選択装置はそれと
組み合わされる群の列を定め、前記正規書込みモードを
示す前記モード選択信号に応じて前記第２デコード段に
より定められる列を選択するとともに、前記ブロック書
込みモードを示すモード選択信号に応じて前記群の中に
ある所定の複数個の列を選択する、前記複数個の選択装
置とを含む前記列アドレス・デコーダと、前記データ入
力端子に接続されて、前記データ入力端子により受信さ
れた入力データを選択された行の選択された列（１個ま
たは複数個）にある選択された記憶セルに書き込む書込
み装置において、各アレイの選択された記憶セルはその
アレイと組み合わされるデータ入力端子により受信され
る入力データを書き込まれる前記書込み装置と、を含ん
で成る記憶装置。
【００６３】（１２） 前記データ入力端子に接続され
て、前記データ入力端子により受信されるデータを記憶
する入力データ・レジスタをさらに含み、前記データ入
力端子は別の列アドレス信号をも受信し、前記別の列ア
ドレス信号は前記ブロック書込みモードで前記書込み装
置によって書き込まれるべき前記列アドレス信号の前記
〔最上位〕選択ビットによって定められる群の中にある
所定の複数個の列を定める、ことを特徴とする第１１項
記載の記憶装置。
【００６４】（１３） 前記書込み装置は前記データ入
力端子により受信されるデータを前記正規書込みモード
で選択された記憶セルに書き込む、ことを特徴とする第
１２項記載の記憶装置。
【００６５】（１４） 書込みマスク・コードを記憶す
るマスク・コード・レジスタをさらに含み、前記書込み
装置は前記マスク・コード・レジスタに接続されて、書
込みマスク・コードによって定められた前記アレイの中
の選択されたアレイにある記憶セルへのデータの書込み
を抑止する、ことを特徴とする第１１項記載の記憶装
置。
【００６６】（１５） 前記モード選択装置はさらに、
前記書込み装置が前記書込みマスク・コードに応じて前
記アレイの中の選択されたアレイの書込みを抑止すべき
か否かを示すマスク選択信号を受信する、ことを特徴と
する第１４項記載の記憶装置。
【００６７】（１６） 第１制御端子と、クロック信号
を受信するクロック端子とをさらに含み、前記モード選
択装置は前記第１制御端子に接続されるデータ入力と前
記クロック端子に応答結合されるクロック入力とを持つ
第１特殊機能ラッチであり、その出力は前記モード選択
信号である、前記第１特殊機能ラッチと、前記第１特殊
機能ラッチの出力および前記複数個の選択装置に接続さ
れて、前記第１特殊機能ラッチの内容に応じて前記選択
装置を制御する制御論理とを含む、ことを特徴とする第
（１５）項記載の記憶装置。
【００６８】（１７） 第２制御端子をさらに含み、前
記モード選択装置はさらに前記第２制御端子に接続され
るデータ入力と前記クロック端子に応答結合されるクロ
ック入力とを持つ第２特殊機能ラッチであり、その出力
は前記マスク選択信号である、前記第２特殊機能ラッチ
をさらに含み、また前記制御論理はさらに前記書込み装
置に接続されて、前記書込みマスク・コードが前記第２
機能ラッチの内容に応じてデータの書込みを選択的に抑
止すべきか否かを制御する、ことを特徴とする第１６項
記載の記憶装置。
【００６９】（１８） 複数個の記憶セルが１つの記憶
サイクルで同じデータを書き込まれる特殊作動モード
（すなわちブロック書込みモード）を有する双端子記憶
装置が開示されている。特殊モードは、おのおの行アド
レス・ストローブ信号の際にラッチされるそれぞれの論
理状態を持つ特殊機能ピン（ＳＦ）および書込み可能
（ＷＥ）ならびに転送可能ピン（ＴＲ）によって使用可
能にされる。この装置にある列デコーダ２０は２段であ
り、第１段は最上位列アドレス・ビットに基づき１群の
列を選択する。第２段は最上位列アドレス・ビットに基
づき１個の列を選択する。ブロック書込みモードでは、
第２列アドレス・デコード段の結果は無視され、別の信
号の組が入出力回路２４に接続する群の中の１つの列、
２つ以上の列、または全部の列を選択するので、一定の
列アドレス近隣内の複数個の記憶位置に同じデータが書
き込まれる。本発明は多重入出力ＲＡＭに組み入れられ
るので、複数個の入力と組み合わされる複数個の列は同
じサイクルで書き込まれる。書き込まれるべきデータを
記憶する色レジスタ５０も具備されているので、入力端
子はどの群の列がブロック書込みモードで書き込まれる
べきかを選択するのに用いられる。多重入出力の場合に
は、一定の入力の書込みを選択抑止するマスク・レジス
タ５４も具備される。本発明は近接位置に色データを有
効に書き込ませるが、かかる特徴は与えられた色コード
を持つビット・マップ像の面積を「埋める」のに特に役
立つ。
【図面の簡単な説明】
【図１】本発明により作られた双端子記憶装置の好適な
実施例の概略ブロック図。
【図２】図１の双端子記憶装置の特殊機能論理の概略ブ
ロック図。
【図３】ａおよびｂは図２の論理によって使用されるク
ロック信号を発生させる回路の概略図。
【図４】図２の特殊機能論理内の組合せ論理の概略図。
【図５】ａは書込みマスク・レジスタを記憶サイクルの
早期部分でロードする記憶サイクルのタイミング図、ｂ
は記憶サイクルの後の部分で書込みマスク・レジスタお
よび色レジスタをロードする記憶サイクルのタイミング
図、ｃは前のサイクルでロードされた書込みマスク・レ
ジスタの内容を利用する記憶書込みサイクルのタイミン
グ図、ｄは書込みマスク・レジスタの内容を破壊せずに
その内容を無視する記憶書込みサイクルのタイミング。
【図６】マスク書込み動作のレジスタ・レベルの図。
【図７】図１の記憶装置にブロック書込み特徴を追加さ
せる列デコーダの概略図。
【図８】図７の回路を用いるブロック書込みサイクルの
作動のタイミング図。
【図９】図７の回路を用いるブロック書込みサイクルの
レジスタ・レベル図である。
【符号の説明】
１ 双端子記憶装置 ２ アレイ ４ 感知増幅器 ６ 転送ゲート ８ データ・レジスタ １０ ポインタ １２ 直列入出力バッファ ２０ Ｙデコーダ ２４ 入出力バッファ ２６ 多重装置 １４ 直列論理 １６ ＲＡＭ論理 １８ Ｘデコーダ ３０ 特殊論理機能 ５０ 色レジスタ ５４ マスク・レジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 正規書込みモードおよびブロック書込み
    モードを有する記憶装置であって、 読書き記憶セルのアレイと、 前記正規書込みモードまたは前記ブロック書込みモード
    を示すモード選択信号を受信するモード選択手段と、 記憶アドレス信号をデコードするアドレス・デコーダで
    あり、 前記記憶アドレス信号の選択ビットをデコードする第１
    デコード段において、前記選択ビットは前記アレイにあ
    る１群の記憶セルを定める前記第１デコード段と、 前記各群の記憶セルと組み合わされる第２デコード段に
    おいて、前記記憶アドレス信号の残りのビットをデコー
    ドして前記記憶アドレス信号の前記残りのビットに対応
    する前記群の中にある記憶セルを選択する前記第２デコ
    ード段と、 １つの選択手段が前記各群の記憶セルと組み合わされか
    つその群の記憶セルと組み合わされる第２デコード段に
    接続される複数個の選択手段において、前記各選択手段
    はその組み合わされた群の記憶セルを定める前記第１デ
    コード段の出力によって作動され、前記正規書込みモー
    ドを示す前記モード選択信号に応動する前記第２デコー
    ド段によって定められる記憶セルを選択するとともに、
    前記ブロック書込みモードを示すモード選択信号に応動
    する前記群の中にある所定の複数個の記憶セルを選択す
    る前記複数個の選択手段とを含む前記アドレス・デコー
    ダと、 入力データを受信して前記所定群の選択された記憶セル
    に書き込むデータ入力手段と、を含んで成る前記記憶装
    置。
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