JPH0198183A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶装置、特に複数入力端子を有する等速呼
用し半導体記憶装置に関する。

［従来の技術］ 低価格の半導体記憶装置の出現に伴い、現今の電子計算
機及び超小形電子計ｉＩ機組織は、その組織からデータ
を出力するためにビット・マツプ映像表示を使用す゛る
ことができるようになっている。

周知のようにビット・マツプ表示は、その表示装置の各
画素（ビクセル）ごとに少なくとも１つの２進数（ビッ
ト）を記憶することのできる記憶装置を必要とする。各
画素ごとに記憶された追加ビットは、電子計算機組織に
、多色画像などのような、及び背景図形の上にテキスト
情報をオーバレイした背景と前景画像などのような、複
合画像を提供する能力を付与する。また、ビット・マツ
プ記憶を使用することによってデータ処理操作を通して
記憶画像を容易に発生しかつ変調することが可能となる
。

現今の表示装置は、多くの場合ラスク走査式であり、こ
の場合電子銃は表示パターンを発生するために表示スク
リーンを横切って水平線維追跡を行う。ラスク走査され
た画像が映像スクリーン上に連続的に表示されるために
はその画像は周期間隔を取ってリフレッシュされなけれ
ばならない。

陰極線管映像表示装置の場合、普通のりフレシュ速度は
１秒の１／６０であるが、これはこの速度において行わ
れるリフレシュ動作がこの組織の人間である使用者には
感知されないからである。しかしながら、表示画像の解
像度を向上させるためにスターン上に表示される画素の
数が増加するに従って、リフレシュ間隔中にビット・マ
ツプ記憶装置から呼び出されなければならないピッ１〜
はますます多くなる。もしビット・マツプ記憶装置が単
一の入力ボートと出力ポートしか持たないならば、リフ
レシュ間隔が一定である限り、データ処理装置が時間を
通してビット・マツプ記憶装置から呼び出すことのでき
るその時間の占める百分率は表示の画素寸法と共に減少
する。さらに、より多くのビットが一定の時間期間中に
出力されなければならないので、記憶装置の速度を上げ
なければならない。

複数ボート等速呼出し記憶装置が開発されており、この
装置によって映像表示装置へのデータの高速出力またデ
ータ処理装置への記憶内容の呼出し性の向上が図られる
。複数ボート記憶装置は、これを達成するために、等速
呼用しと電子計算機組織のデータ処理装置による記憶の
更新のために第一ボートを有し及び第一ボートから独立
にかつこれと非同期して記憶内容を映像表示装置へ直列
出力するための第二ボートを有し、これによって映像表
示装置端子へのデータの出力中に記憶内容を呼び出すこ
とを可能にする。複数のボート等速記憶装置の例は、米
国特許第４，５６２．４３５号（１９８７年１２月３１
日発行）、米国特許第４．６３９．８９０号（１９８７
年１月２７日発行）、及び米国特許第４，６３６．９８
６号（１９８７年１月１３日発行）に記載されており、
これらの特許は全てテキサス・インスツルメンツ有限責
任会社に譲受されている。

米国特許第４，６３６．９８６号記載の複数ボート等速
呼出し記憶装置は、４つの入／出力端子と、４つの直列
呼出し入／出力端子を有し、従って単一記憶装置は４つ
の記憶配列のように見える。

このことは、単一等速呼び出しによって、単一アドレス
値を使って、同時に４つのデータを読み書きすることを
可能とし、かつまた映像表示装置とのデータ通信の目的
のために四重直列出力を可能とする。外部直並列レジス
タは、したがって、４つの直列出力ビットを受け取り、
かつこれらをリフレシュ速度で映像表示装置に偏移させ
、これによって記憶レジスタが映像表示装置の速度の四
分の１で偏移できるようになる。

ほかに、四重編成の使用は、強化画像表示能力を与える
。例えば、四重編成は、各アドレスに関連した４つのビ
ットが各１つの記憶「而」を構成することができるので
、多色表示に有効である。

技術的に周知のように、四面編成は各色が映像表示の画
素に対応する最高１６０色を表現する２准将号の記憶の
ために配設される。これら４つのビットの他の使用とし
ては、ビットの１つを使用してテキストを表し、残りの
３つのビットを使用して図形背景に対する８ビツトの色
符号を表し、四重記憶は、したがって、テキスト・メツ
セージの図形画像へのオーバレイを容易にする。このよ
うな応用においては、他のこれらの面の小集合内のデー
タを（等速呼用しボートを経由して）変更することがで
き、これに伴って他の面内のデータを変更することなく
、またその組織にとって変更されない面内のデータの値
を知ることを要せず、これができることが効果的である
。単一記憶装置が各面°ごとに使用される場合には、電
子計ｎ機組織は、各チップへ行く書込み使用可能信号を
制御することによって特定の面に容易に書き込みをする
ことができる。上に引用した米国特許第４，６３６．９
８６号は、４つの入力の小集合に対する書込み回路を選
択的に禁止する書込みマスクを有し、したがって、映像
記憶装置の非選択面は選択面の書き込み動作中変更され
ないまま保持される。

米国特許第４．６３６，９８６号に記載された記憶装置
は、書込みマスク情報が行アドレス・ストローブ・クロ
ック信号の各起こるたびに、すなわち、行アドレスの各
変化ごとに記憶装置に提示されるに構成されている。し
かしながら、進歩した図形組織は、現在、極めて広いデ
ータ・バスを使用しており、この組織は同じマスク情報
を使用してビット・マツプ記憶装置の繰返し更新を必要
とする。各行アドレス・ストローブ・サイクルに際し負
荷されるような書込みマスクを利用する記憶装置のブロ
ックの更新は、書込みマスクを設定するに要する追加の
時間を必要とするのみならず、このような繰返し負荷に
対する書込みマスク値を記憶するための外部回路を必要
とする。

［発明が解決しようとする問題点］ したがって、本発明の目的は、複数記憶サイクル中書込
みマスク値を保持する能力のある複数等速呼出し入力記
憶装置を提供することにある。

本発明の他の目的は、独立かつ非同期直列出力を有する
記憶装置を提供することにある。

本発明のさらに他の目的は、遅延書込みサイクル中にレ
ジスタを書込みマスク情報で負荷する能力を有する記憶
装置を提供することにある。

本発明のさらに他の目的は、先行のマスクを使用するマ
スク書込みサイクルが無マスク書込み動作の後に遂行さ
れるように、書込み情報を保持する能力を有する記憶装
置を提供することにある。

本発明のさらに他の目的は、入力データが各書込みサイ
クル中に供給される必要がないように、色符号などのよ
うな、記憶装置に書き込もうとする情報を記憶するレジ
スタを含む記憶装置を提供することにある。

本発明のさらに他の目的は、隣合う列への繰返し書込み
が単一記憶サイクルにおいて行われるように、複数の隣
合う列のアドレスを単一サイクルにおいて可能とする二
重ボート記憶装置を提供することにある。

本発明の他の目的と利点は、後掲の本発明の、付図を参
照する実施例についての詳細な説明から当業者にとって
明らかになるはずである。

［問題を解決するための手段］ 本発明は、複数等速呼出し入力を有する等速呼用し記憶
装置に適用される。本発明においては、レジスタが配設
されて特別のサイクルにおいて入力から書き込みをされ
、このレジスタは入力の合名に対してビット位置を有す
る。この特別のサイクルは、追加の特別機能入力によっ
て使用可能とされる。このレジスタは、入力のどれに対
して書込み動作を禁止すべきかを指示するマスク・パタ
ーンを記憶する。いったんこのレジタスが負荷されると
、後続の書込みサイクルの実行によって１込みマスクが
使用可能となり書込み禁止が望まれる入力を阻止する。

このレジスタは、マスク情報を、特別サイクル中に再書
込みされるまで保持し、このような特別サイクルは行ア
ドレス・ストローブ信号の複数サイクルの後に起こる。

このレジスタを負荷する代替態様も、本発明に含まれ、
この場合レジスタは遅延国込みと同じように負荷され、
このような代替態様においては超小形電子計算機による
レジスタの負荷が可能であり、超小形電子計算機がアド
レス値とデータ値を同一バスに多重化する。

［実施例］ 第１図を参照すると、本発明に従って構成され、改善さ
れた書込みマスク特徴を含む二重ボート記憶装置１の機
能ブロック線図が示されている。本明細書に参照文献と
して収録されている前記米国特許第４．６３６，９８６
号の記憶装置と同様に、この二重ボート記憶装置は、回
線ＡＯがらＡ８を通してアドレス信号を受け取るほか、
クロック信号を回線ＲＡＳ−、ＣＡＳ−及び５ＣＬＫを
通して、書込み使用可能信号を回線ＷＥ−、転送使用可
能信号を回線Ｔ’Ｒ，，、及び直列出力使用可能信号を
回線ＳＯＥを通して受け取る。注意すべきことは、書込
みマスク特徴が内蔵されているので、単一列アドレス・
ストローブ回線ＣＡＳ信号のみが二重ボート記憶装置１
に受け取られて利用されるということである。二重ボー
ト記憶装置１は、米国特許箱４．６３６．９８６号の記
憶装置の入出力端子のように４つではなく、８つの等速
呼出し入出力データ端子ＤＯからＤ７を有するが、ここ
に説明しようとする本発明は、もちろん、これらのどち
らの編成にも、又は二重ボート記憶装置の他の編成にも
適用可能である。したがって、二重ボート記憶装置１は
、８つの配列２を含み、その各々が、この実施例におい
て、５１２行と２５６列に編成された１２８にビットの
記憶容量を有する。したがって第１図の二重ボート記憶
装置１は、１Ｍビットの記憶容量を含む。各配列２に関
連して、読出し増幅器バンク４があり、これは読出し技
術において周知のように２５６個の読出し増幅器を含み
配列２の動的記憶セルから及びこれへのデータの復元及
び書込みを行う。

二重ボート記憶装置１の直列側を見ると、米国特許箱４
，６３６．９８６号の二重ボート記憶装置におけると同
様に、転送ゲート６が配列２内のビット回線の各々に接
続され、配列２からデータをデータ・レジスタ８又はこ
れと逆方向に転送する。この例においては、データ・レ
ジスタ８は２５６−ビット・レジスタであり、したがっ
て、データの２５６ヒツトが転送ゲート６の各バンクに
よって転送される、すなわち、各転送サイクルにおいて
、データの２０４８ビツトが転送される。

直列論理回路１４は、直列クロック信号を回線５ＣＬＫ
を通して、直列出力使用可能信号を回線ＳＯＥを通して
、及び転送信号を回線ＴＲ−を通して、並びに等速呼出
し記憶（ＲＡＭ）論理回路１６からの信号を受け取り、
これによって、米国特許箱４．６３６．９８６号の記憶
装置におけるように、データの転送が適正な時間に行わ
れる。

トグル計数器／検出器２２は、直列入出力が開始されよ
うとしているデータ・レジスタ８の各々内のビットを選
択する計数器及び検出器を含む。

したがって、トグル計数器／検出器２２は、回線２１を
経由してＲＡＭ論理回路１６からラッチ列アドレス信号
を受け取り、米国特許箱４．６３６゜９８６号の記憶装
置の場合のように、直列入力又は出力が開始されるべき
直列位置を選択する。直列論理回路１４は、トグル計数
器／検出器２２を制御して、上述のように、転送サイク
ル中にラッチ列アドレス値を負荷し、及び回線５ＣＬＫ
を経由してクロック信号の各サイクル中にトグル計数器
／検出器２２に信号を送り、これによってトグル計数器
／検出器２２内の計数値が各直列サイクル中に増分され
る。トグル計数器／検出器２２は、その計数器内に記憶
されている復号値をポインタ１０の各々に供給し、この
ようなポインタの１つずつがデータ・レジスタ８の各々
に関連させられている。データ・レジスタ８の内容は米
国特許箱４．６３６，９８６号の記憶装置におけるよう
に各サイクル中その内部偏移をさせられないで、その代
わりに、ポインタ１０がレジスタ内部のビットを指示し
、その指示する位置はトグル計数器／検出器２２内の計
数器の内容を増分する回線５ＣＬＫ経由のクロック信号
の各サイクルと共に増分する。ポインタ１０の関連する
１つによって指示されるデータ・レジスタ８の各々内の
ビット内容は入出力目的のために直列入出力ｖ１衝記憶
装冒１２に送られ、これらの直列入出力緩衝記憶装置の
各々は８つの配列２及びデータ・レジスタ８の各々に関
連させられる。直列入出力緩衝記憶装置１２は、ｌＩｌ
連する直列入出力端子ＳＤＯからＳＣ２とポインタ１０
で指示されるその関連するレジスタ８のビットとの間に
データを連絡する。

回線ＳＯＥを通る信号は、前述のように、直列論理回路
１４に直列動作が書込みか読出しのどちらであるかを指
示し、直列論理回路１４はこれに従って直列入出力［ｉ
記憶装置１２を制御する。直列入出力は、したがって、
米国特許箱４．６３６゜９８６号の記憶装置の場合にお
けるそれと次の点を除いて同じように機能的に起こる、
すなわち、異なる点は直列レジスタ機能は無偏移データ
・レジスタ８によって達成されこのレジスタ内部のビッ
トは増分する仕方を通して選択される。

等速呼出し側においては、米国特許筒４．６３６．９８
６号の記憶装置において実行されるように、ＲＡＭ論理
回路１６がアドレス・ラッチングと復号を実行し、それ
ゆえ、回線ＲＡＳ−の行アドレス・ストローブ信号と回
線ＣＡＳ−の列アドレス中ストローブ信号をそれぞれを
受け取り、及びアドレス回線ＡＯから八８の信号を受け
取る。

アドレス端子ＡＯからへ８上に現れる行アドレス値は、
回線ＲＡＳ−の列アドレス・ストローブ信号によってラ
ッチされ、かつ回線１９を経由してＸ復号器１８に送ら
れ、その結果Ｘ復号器１８は回線１９上のラッチ行アド
レス値に応答して配列２の各々内の行を選択づることが
できる。同様に、アドレス回ＩＣＡＯからＡ７上に現れ
る列アドレス値（ｇ４子八８上に現れる列アドレス信号
は２５６列の１つを選択するためには必要ない）は、回
線ＣＡＳ−の列アドレス・ストローブ信号に応答してＲ
ＡＭ論理回路１６によってラッチされ、ラッチ列アドレ
ス値はＲＡＭ論理回路１６から回線２１の１つを経由し
てＸ復号器２０に送られ、８つの配列２の各々はそれに
関連するＸ復号器２０の１つを有する。Ｘ復号器２０の
各々は、したがって、その関連する配列２内のかつラッ
チ列アドレス値に対応する所望のビット回線をその関連
する入出力緩衝記憶装置２４に接続することができる。

米国特許筒４．６３６．９８６号に記載された機能に加
えて、二重ポート記憶装置１は、等速呼出しデータ入力
機能に渡っての追加的側＠機能を有し、このような追加
的制御は特別機能論理回路３０によって実行される。８
つの入出力緩衝記憶装置２４の各々は、多重変換装置２
６によってデータ端子ＤＯから０７に接続される。等速
呼出し目的のために、入出力緩衝記憶装Ｍ２４の出力は
出力駆動回路３１に受け取られ、これによってデータ端
子ＤｏからＤ７に接続される。出力駆動回路３１は、多
数の周知の構成のうちのいずれかの構成を取り、かつＲ
ＡＭ論理回路１６の制御の下に回線ＴＲＧ−を経由する
外部信号によって使用可能とされる。書込み目的のため
に、もちろん、出力駆動回路３１はＲＡＭ論理回路１６
によって使用禁止されてデータの衝突を防止する。

書込みサイクル中、特別機能論理回路３０からの回線Ｗ
ＴＣＬＲは多重化変換装置２６を制御して、使用者によ
って選択された機能に応じて、データ端子ＤｏからＤ７
に現れるデータ値か又は特別機能論理回路３０内の色レ
ジスタ３２の内容のいずれかを選択してこれを回線２７
を経由して入出力緩衝記憶装置２４に送る。特別機能論
理回路３０は、また、米国特許筒４．６３６．９８６号
の記憶装置の場合に関し上述したのと同様な書込みマス
ク特徴を１１３６１１することができる、しかしながら
、特別機能論理回路３０は書込みマスク値を書込みマス
ク・レジスタ５４内に記憶させるように動作可能であり
、これによって書込みマスク値は複数サイクル中動作す
ることができ、またそれゆえ書込みマスク値はそれが最
初に負荷されて以後、及び無マスク等速呼出し書込みの
介入サイクル以後、多数のサイクル中に再現可能である
。書込みマスク・レジスタ３４の内容、又は無マスク書
込み信号は、所望されるならば、次に述べるように、特
別機能論理回路３０によって回線ＷＣＬＫを経由して入
出力緩衝記憶装置２４に送られる。

ここで、第２図を参照して、特別機能論理回路３０の構
成及び機能を説明する。特別機能論理回路３０は、アド
レス端子ＡＯからへ８上の行アドレス及び列アドレス信
号がラッチされるのと同じような仕方において、高から
低論理値への遷移を行う回線ＲＡＳ−行アドレス・スト
ローブ信号と回線ＣＡＳ−列アドレス・ストローブ信号
の各々と関連してこの論理回路への各種入力値を記憶す
るためのラッチを含む。回線ＳＦは、これを経由して特
別機能信号が外部から二重ボート記憶装置１に供給され
るが、Ｄ形うッチ３２及び３４のＤ入力に接続されてい
る。ラッチ３２のクロック入力はＲＡＭ論理回路１６に
よって発生され回線ＲＡＳ−行アドレス・ストロブ信号
から遅延したクロック・パルスである回線ＲＡＳ’りＯ
ツク信号であり、またラッチ３４のクロック入力は同様
にＲＡＭ論理回路１６によって発生され回線ＣＡＳ−列
アドレス・ストローブ信号から遅延した回線ＣＡＳ’の
クロック・パルスであるクロック信号である。特別機能
論理回路３０は、さらにラッチ３６を含みこのラッチは
そのＤ入力に回線ＴＲ−を接続をされることによって外
部転送信号を受け取り、かつそのクロック入力に回線Ｒ
ＡＳ’クロック信号を受け取る。ラッチ３８は、回線Ｗ
Ｅ−を通して外部書込み使用可能信号を受け取り、かつ
回線ＲＡＳ’クロック信号によってクロック制御される
。

データ端子ＤｏからＤ７上のデータ入力信号は、上に論
じられた信号と同じように、特別機能論理回路３０内の
ラッチ４０によって、回線ＲＡＳ−行アドレス・ストロ
ーブ信号に対してラッチされる。ラッチ４０は、したが
って、データ端子ＤＯからＤ７よりの８つのデータ信号
を記憶するために、８つのデータ・ビットを含み、この
各々が回線ＲＡＳ’によってクロック制御される。ラン
チ４０の出力は多重化変換装置５８の１つの入力に接続
され、後者の出力は８ビット書込みマスク・レジスタ５
４の入力に接続され、書込みマスク・レジスタ５４の内
容に対応する８つの入出力緩衝記憶装置２４のうちの１
つが等速呼比し書込み動作に対し使用可能とされるであ
ろう。書込みマスク・レジスタ５４の出力は多重化変換
装置６０の第一入力に接続され、後者の他の入力は電源
Ｖｄｄに接続されている、ここで、もちろん、明らかな
ように、多重化変換装置６０の入力の各々は８つの平行
ビツ−トを含み、多重化変換装＠６０は書込みマスク・
レジスタ５４の８ビツト平行出力又は電源Ｖｄｄによっ
て発生された全部ＩＩ　１１１の８ビツト値を受け取る
。多重化変換装置６０は、組合せ論理回路４４によって
回線ＳＥＬＭＳＫを経由して制御される。回線ＳＥＬＭ
ＳＫは、書込みマスク・レジスタ５４の内容が８つの回
線ＷＣＬＫＳ上に信号を発生しようとするとき、組合せ
論理回路４４によって高論理値に設定され、回線ＷＣＬ
ＫＳの各々ＷＣＬＫは入出力緩衝装置２４と関連し、回
線ＷＣＬＫ上の高論理値によってその関連する入出力緩
衝装置２４がその回線２７の１つの回線上の値をその配
列２内の選択された記憶場所に書き込む。組合せ論理回
路４４からの回線ＷＣＬＫＳが低論理値を取ることによ
って多重化変換装＠６０は電源Ｖｄｄをその出力へ供給
させ、これによってすべての入出力緩衝装置２４が、書
込みマスク・レジスタ５４の内容にかかわらず、書込み
動作の実行すべきことを表示する。注意すべきことは、
多重化変換装置６０は、ＡＮＤゲート５９の出力によっ
てもまた制御され、このゲートはその入力に組合せ論理
回路４４からの回線Ｗ′クロック信号及び回線ＷＥＮ書
込み使用信号を受け取ることである。ＡＮＤゲート５９
の出力は、多重化変換装置５８の選択された入力の回線
ＷＣＬＫへの供給をゲート制御し、この結果、回線ＷＣ
ＬＫ上の使用可能信号がそのサイクル中の適正な時間に
おいて入出力緩衝装置２４に供給され、及びこの結果、
使用可能信号は読出しサイクル中には供給されない。

データ端子ＤｏからＤ７上のデータ入力信号は回線Ｗ′
クロック信号に応答して８ビツト・ラッチ４２内へ記憶
され、このクロック信号は、下に論じるように、低論理
値へ遷移する回線ＣＡＳ−及びＷＥの信号間の論理条件
成立に応じてＲＡＭ論理回路１６によって発生される。

ラッチ４２の出力は、８ビツト色レジスタ５０の入力に
接続される他、データ多重化変換装置２６の入力、及び
多重化変換装＠５８の第二入力に接続される。色レジス
タ５０の出力はデータ多重化変換装置２６の他の入力に
接続される。色レジスタ５０は、ラッチ４２の出力によ
って、組合せ論理回路４４が回線しＤＣＬＲ上に高論理
値を発生する際、負荷され、これによって後続の書込み
サイクル中に８つの入出力緩衝装置２４に供給されるべ
き所定データ・パターンを記憶しこの書込みサイクル中
はこの色レジスタがデータ源として選択される。第１図
及び第２図から明らかなように、多重化変換装置２６は
、特別機能回路３０内の組合せ論理回路４４からの回線
ＷＴＣＬＲ上の制御信号に応答して、回線２７を経由し
て入出力緩衝装置２４に供給するために、色レジスタ５
０の内容か又はラッチ４２の出力を選択するよう−に動
作する。また回線ＷＴＣＬＲ上の一＾論理値によってこ
の色レジスタ５０の内容が回線２７上に供給される。上
述したように、出力駆動回路３１は、回線２７上の値を
読出しサイクル中にデータ端子ＤｏからＤ７へ供給する
。

ラッチ４２の出力もまた、上述したように、多重化変換
装置５８の第二入力に供給されることによって、書込み
マスク・レジスタ５４に負荷するに当たっての代替方法
を提供する。下にさらに詳細に説明するように、組合せ
論理回路４４は、書込みマスク・レジスタ５４を負荷す
るに当たっての二つの動作態様の１つを使用者が選択す
るのに応答して、高論理値信号を回線ＬＤＭＳＫ上に発
生するであろう。ラッチ４０の内容（回線ＲＡＳ−によ
ってラッチされた端子ＤＯからＤ７の値を記憶する）か
又はラッチ４２の内容（回線ＷＥ−によってラッチされ
た回線ＤＯからＤ７の値を記憶する）のいずれかが所望
されるのに応じて、組合せ論理回路４４は選択されたラ
ッチ内容の回線５ＬＥ４０を経由しての書込みマスク・
レジスタ５４への供給を制御するであろう、そしてこの
レジスタは高論理値信号のときラッチ４ｏの出力を選択
し、低論理値信号のときラッチ４２の出力を選択する。

第３ａ図を参照すると、回線ＲＡＳ’クロック信号の発
生が示されている。第３ａ図に示されている回路は、第
１図のＲＡＭ論理回路１６内に存在する。二重ボート記
憶装置１の外部から発生された回線ＲＡＳ−行アドレス
・ストローブ信号は、否定素子１１０によって反転され
、遅延段１０２を通して所望の遅延をさせられた後、上
に参照した回線ＲＡＳ’信号を発生する。否定素子１０
４による追加の反転は、回線ＲＡＳ−’クロック信号を
発生し、これについては下で論じられよう。

注意すべきことは、もちろん、必要な遅延、そして実際
に、回１！ＲＡＳ’及びＲＡＳ−’信号の追加遅延形態
は、多様な制御機能に対して二重ボート記憶装置１を徹
底して使用するならば、通常の技術の遅延によって容易
に発生させられるということである。回線ＲＡＳ’及び
ＲＡＳ−’信号は、もちろん、同様な仕方でＲＡＭ論理
回路１６内でも、又は当業者にとって周知の多数の方法
によっても発生される。

第３ｂ図は、ＲＡＭ論理回路１６にある回線Ｗ′クロッ
ク信号、すなわち、第２図の回路において使用されたよ
うな回線Ｗ′クロック信号の発生を示す。回線ＷＥ−は
外部で発生される使用可能信号を受け取６、この信号は
ＮＯＲゲート１０６によってゲート制御され、このゲー
トの他の入力は回線ＲＡＳ−’に接続されている。回線
ＷＥ−書込み使用可能信号が回線ＲＡＳ−の活性期間中
に起こるときのみ高レベルを取るＮＯＲゲート１゜６の
出゛力は、ＮＡＮＤゲート１０８の第一入力に接続され
、後者は他の入力を回線ＣＡＳ’に接続されている。上
述したように、回線ＣＡＳ’上の信号は遅延されまた反
転されて回線ＣＡＳ−列アドレス・ストローブ信号の形
態になる。ＮＡＮＤゲート１０８の出力は、ＮＯＲゲー
トｉｏｅの出力と回線ＣＡＳ’の両者が高論理値のとき
、すなわち、回線ＷＥ−とＣＡＳ−信号間の論理条件成
立に応じて、低論理値を取る。遅延段１１０による所望
の遅延及び否定素子１１２による反転を通して、第２図
の回路で利用される回線Ｗ′クロック信号が発生させら
れる。

上に全体的に論じたように、組合せ論理回路４４は、ラ
ッチ３２．３４．３６．３８の状態に応答して、各種の
制御信号をそれぞれ回線３３，３５．３７．３９上に発
生する。これらの制御信号は、二重ボート記憶￥装置１
を制御してその各種態様の動作を実行させる。第１表は
、二重ボート記憶装置１の各種の特別態様の真理値表で
あり、これらの態様のいくつかについて以下に詳細に説
明しよう。

第　　１　　表 ｏｏｏ　　　ｘ　　　レジスター記憶装置転送０１０　
　ｘ　　記憶装置−レジスタ転送１０００ＩＩＡＳ−で
書込みマスク負荷；データ配列に書込み。

１００１８ＡＳ−で書込みマスク負荷：色レジスタを配
列に書込み。

１０１　０　　旧マスク使用：データを配列書込み。

１０１　１　　旧書込みマスク使用： 色レジスタを配列に書込み １１１０ＷＥ−で書込みマスク負荷。

１１１１１４Ｅ−で色レジスタ負荷。

１１０　１　　書込みマスク使用禁止二色レジスタを配
列に書込み １１０　０　　書込みマスク使用禁止；正常読み書き。

上に論じたように、回線ＷＴＣＬｌｌＪｍ信号は組合せ
論理回路４４によって発生されることによって、データ
多重化変換装置２６に色レジスタ５０の内容とラッチ４
２の出力との間で選択を行わせその結果を入出力緩衝装
置２４に印加させる。回線ＬＤＣＬＲ信号は、組合せ論
理回路４４によって発生される信号で、これによって色
レジスタ５０がラッチ４２の内容で以て負荷される。回
線ＬＤＭＳＫ信号は、組合せ論理回路４４によって発生
される信号で出込みマスク・レジスタ５４に送られ、こ
れによって、多重化変換装置５８の動作を制御する回線
５ＥＬ４０の状態に応答して、書込みマスク・レジスタ
５４にラッチ４２の内容かラッチ４０の内容のいずれか
を負荷させる。書込みマスク・レジスタ５４の内容の回
線ＥＣＬＫへの供給は組合せ論理回路４４からの回線Ｓ
ＥＬＭＳＫの論理状態に依存して使用可能とさせられる
。したがって、組合せ論理回路４４は、これに供給され
る入力に応答する適当な制御信号を発生するに必要なよ
うな論理を含み、これについては第４図を参照して説明
しよう。

組合せ論理回路４４は、ラッチ３２．３４，３６．３８
の出力をそれぞれ回線３３．３５．３７゜３９を経由し
て、並びに他に、上述のように、回線ＲＡＳ’及びＷ′
倍信号受け取る。組合せ論理回路４４の構成と動作は、
この回路が第１表に掲げられた特別機能の各々を使用可
能とするのでこれに従ってここでは説明しよう。

上述のように、書込みマスク・レジスタ５４は、ラッチ
４０の内容か又はラッチ４２の内容を負荷される。ラッ
チ４２は回線ＣＡＳ−及びＷＥ−信号間の論理条件成立
により起こる回線Ｗ′信号に応答して負荷されるので、
書込みマスク・レジスタ５４は様々な仕方で負荷される
ことが可能であるばかりではなく、一つのサイクル中の
様々な時間にも負荷されることが可能であり、このこと
が二重ボート記憶装置１の使用者に対する融通性を向上
する。

第５ａ図を参照すると、ラッチ４０から書込みマスク・
レジスタへ負荷する場合、すなわち、そのサイクルの最
初の部分中のタイミング線図が示されている。第１表は
、第５ａ図に示されているように、書込みマスク・レジ
スタ５４が回線ＷＥ−及びＳＦ信号が低論理値にあり、
かつ信号ＴＲ−が高論理値にあり、回１！ＲＡＳ−がそ
の高から低論理値への遷移を行うときの、早期に負荷さ
れることを示している。このときに、データ端子ＤＯか
らＤ７上の値が（回線ＲＡＳ’信号に応答して）ラッチ
４０へ負荷され、また回線ＳＦ、ＴＲ，及びＷＥ−信号
がそれぞれラッチ３２，３６．３８内へ記憶される。ラ
ッチ３２．３６．３８のそれぞれ回線３３．３７．３９
上の出力は、ＮＡＮＤゲート１１８の入力に接続される
（回線３３．３７の信号は否定素子１１４．１１６によ
って反転される）。したがって、ＮＡＮＤゲート１１８
の出力は、回線ＷＥ−とＳＦのラッチ状態が低論理値に
あるときかつ回線ＴＲ−のラッチ状態が高論理値にある
とき低論理値へ遷移する。このことは、低論理値をＮＯ
Ｒゲート１２０の一つの入力に供給し、このゲートはそ
の持つ他の入力を回１！１ｌＲＡｓ’クロック信号によ
って制御されこのクロック信号は否定遅延段１２２によ
って所望するように遅延しかつ論理を生じ、また回線Ｒ
ＡＳ’遅延りＯツク信号の低から高論理値への遷移の際
、ＮＯＲゲート１２０の出力は高論理値へ遷移し、第２
図の多重化変換装置５８への回線５ＥＬ４０の高論理値
を発生して、ラッチ４０の出力が選択されるべきことを
表示する。回線５ＥＥＬ４０は、またＯＲゲート１２４
の１つの入力に接続され、回線ＬＤＭＳＫに高論理値を
発生する。回１ｉ！ＬＤＭＳＫ回線は、書込みマスク・
レジスタ５４に接続され、低から高論理値への遷移によ
って、書込みマスク・レジスタ５４が多重化変換装置５
８の出力値で負荷されるべきこととを表示し、この値は
、説明している場合においては、ラッチ４０の内容であ
る。この動作によって、書込みマスク・レジ、スタ５４
は記憶サイクルの最初の部分中に負荷される。

回線ＴＲ−、ＷＥ−及びＳＦが、回線ＲＡＳ−の低論理
値へ遷移の際に、それぞれのラッチへ記憶された後に、
回線ＴＲ−、ＷＥ−及びＳＦは、書込みマスク・レジス
タ５４を負荷する目的に対して「ｄｏｎ’ｔ　ｃａｒｅ
　（心配無用）」と状態となり、他の論理値へ遷移可能
となる。しかしながら、書込みマスク・レジスタ５４の
負荷掛けに続いて、読出し又は書込みのいずれかが、回
線ＷＥ−及びＴＲ−（米国特許第４．６３６．９８６号
の記憶装鱈におけるように、等速呼出し出力使用可能信
号用として働く回線ＴＲ−’）に応じて、二重ボート記
憶装置１によって実行される。第５ａ図は、書込みマス
ク・レジスタ５４の負荷掛けの後に起こる書込みサイク
ルの比較的有りそうな事態を示している（使用者の書込
み動作実行における興味は書込みマスク・レジスタ５４
の負荷によって証拠立てられる）。第５ａ図に示されて
いるように、行アドレス値、すなわち、回線ＲＡＳ−の
遷移時におけるアドレス回線ＡＯからＡ８の状態は、書
込みマスク・レジスタ５４が負荷されつつある時間中に
受け取られる、また、行アドレス復号及び選択が、周知
の等速呼出しの仕方において、ＲＡＭ論理回路１６及び
Ｘ復号器１８によって行われる。列アドレス値は、第５
ａ図に示されているように、回線ＣＡＳ−アドレス・ス
トローブ信号と関連してアドレス端子ＡＯからＡ７上に
現れる。

第１表は、回線ＣＡＳ−の遷移時における回線ＳＦの値
がデータ端子ＤｏからＤ７上に受け取られたデータ又は
色レジスタ５０の内容のどちらが配列２に書き込まれる
データであるかを判定することを示している。第２図に
示されているように、ラッチ３４は回線ＣＡＳ−クロッ
ク信号に応答して信号ＳＦの値を負荷され、このクロッ
ク信号は回線ＣＡＳ信号に関する遅延かつ反転信号であ
る。

ラッチ３４の出力からの回１１３５は、（否定素子１２
５によって反転された後）ＮＯＲゲート１２６の１つの
入力に接続される。ＡＮＤゲート１２７は、その１つの
入力にＮＡＮＤゲート１１８の出力を受け取り、後者は
、上述したように、書込みマスク・レジスタ５４が負荷
される間は低論理値にある、またこれは、もちろん、Ａ
ＮＤゲート１２７の出力を低論理値に制御し、この出力
はＮＯＲゲート１２６の他の入力に供給される。もし回
線ＣＡＳ−信号の遷移時における回線ＳＦの値が論理値
”１”であるならば、高論理値がＮＯＲゲート１２６の
出力に及び回線ＷＴＣＬＲに発生されるであろう。また
もし回線ＣＡＳ−の遷移時回１ａｌｓＦが論理値Ｔ＃　
ＯＩＩであるならば、低論理値が回１ｉ１ＷＴ　ＣＬ　
Ｒに発生されるであろう。回線ＷＴＣＬＲ回線はデータ
多重化変換装置２６の制御入力に接続され、この多重化
変換装置は高論理値にある回１ｍＷＴＣＬＲに応答して
色レジスタ５０の内容を回線２７に供給し信号ＷＴＣＬ
Ｒが低論理値のときラッチ４２の内容を回線２７に供給
する。このようにして、組合せ論理回路４４は、書込み
マスク・レジスタ５４の負荷されるのと°同じ記憶サイ
クル中にデータ源を選択するように動作可能であり、こ
の選択は回線ＣＡＳ−の遷移時における回線ＳＦの値に
応答する。

回線３３，３７．３９はＡＮＤゲート１２８にも接続さ
れ、回線３３はこれに先行して否定素子１１４によって
その信号を反転される。したがって、回線ＲＡＳ−の遷
移時に回線ＷＥ−の値が論理値″Ｏ″にあった限り、Ａ
Ｎ［）ゲート１２８の出力は論理値ＩＩ　ＯＩ＋にある
。ＡＮＤゲート１２８の出力は、否定素子１３０を通し
て、回線８ＥＬＭＳＫに接続され、この回線は多重化変
換装置１６０の制御入力に接続されている。回線　８２
１ＭＳＫの高論理値は、このサイクル中に書込みマスク
・レジスタ５４が回線ＲＡＳ−信号の遷移に応答して負
荷されるので、書込みマスク・レジスタ５４の内容が入
出力緩衝装Ｍ２４への回線ＷＣＬＫ上への信号を発生す
るために選択されるべきことを指示する。さらに、回１
ｉ！３３．３７゜３９は、反転されることなく、ＡＮＤ
ゲート１３２の入力にも接続され、またＡＮＤゲート１
３２の出力も回線３３．３９が低論理値のとき低論理値
にある。ＡＮＤゲート１３２の出力は否定素子１３４に
接続され、後者の出力に発生する回線ＷＥＮ信号は第２
図のＡＮＤゲート５９の１つの入力に接続されている。

したがって、ＡＮＤゲート１３２の出力が低論理値のあ
る限り、回線ＷＥＮは高論理値にあり回線Ｗ′クロック
信号を使用可能としてゲートに通し、多重化変換装置６
０を経由して、書込みマスク・レジスタ５４の内容を回
線ＷＣＬＫへ供給させる。上述したように、回線ＷＣＬ
Ｋ信号は、入出力緩衝装置２４への書込みクロック信号
があり、回線２７上のデータの配列２への書込みを実行
させ、この場合、書込みマスク・レジスタ５４内に記憶
されている１１０　ＰＩにｍ迎するこれらの入出力緩［
Ｉ装置は書込み動作を実行しない。したがって、他方が
低論理値で活性である間に高から低論理値へ遷移する回
線ＷＥ−と回線ＣＡＳ−の間の論理条件成立に応じて（
すなわち、回線ＲＡＳ−の遷移に関連して回線ＷＥ−が
論理値に遷移しかつ高論理値に復帰することは回線Ｗ′
クロック信号を発生されない）、クロック信号が回線Ｗ
°に発生され、この信号は多重化変換装置６０の選択入
力をゲート制御して回線ＷＣＬＫに通し、入出力緩衝装
置２４による書込み動作を実行させる。

第６図は、レジスタ規模の線図であって、書込みマスク
書込み動作を示す。マスク書込み動作前の８ビツトの記
憶場所の例が２°で示され、ここで８ビツトの各々は二
重ボート記憶袋Ｍ１の配列２の各々内のアドレス指定場
所に対応する。この例においては、書き込もうとするデ
ータを含むデータ源は色レジスタ５０であり、第６図に
示されたその内容の例は１０１０１０１０２であるａ＠
込みマスク・レジスタ５４の内容は、第６図においては
、４つの中央ビットのみ、すなわち、８ビツト記憶場所
のうち低位第３桁から第６桁までのみに書き込んで示さ
れている、また、逆に記憶場所２゜最上位２桁と最下位
２桁に対しては書込み動作がマスクされている。色レジ
スタ５０の内容がマスク書込みにおいて書き込まれる所
の、上に説明した書込みサイクルの実行の際の、アドレ
ス指定された記憶場所の更新が第６図に２　′として示
されている。中央の４つのビットのみが色レジスタ５０
の内容で以て書き込まれ、最上位２桁と最下位２桁とは
書込み動作前と同じに保持されるということは、明らか
である。

上に言及したように、二重ボート記憶装置１は、回線Ｗ
′クロック信号によってクロック制御されるラッチ４２
によって、□記憶サイクルの後期部分中に書込みマスク
・レジスタ５４を負荷することができる。第５ｂ図は、
記憶サイクルの後期部分中に書込みマスク・レジスタを
負荷するタイミング・サイクルを示している。回線３３
，３７．３９は、上に論じたように、これらの上の三う
の信号のいずれも反転されることなく、ＡＮＤゲート１
３２の入力に接続されており、したがって、ＡＮＤゲー
ト１３２の出力はこれらの回線の３つの信号が全て高論
理値のときに高論理値にある。

このことは、第１表に相当し、′この表において、書込
みマスク・レジスタ５４の論理条件成立による負荷掛け
が信号ＲＡＳ−の遷移時にいずれも高論理値にある回線
ＳＦ、ＷＥ−及びＴＲ−信号によって使用可能とされる
。ＡＮＤゲート１３２の出力の高論理値は、否定素子１
３４を経由して回線ＷＥＮの低論理値を生じこれが書込
み回線ＷＣＬＫクロック信号を使用禁止し、これによっ
て配列２への占込み動作を禁止する。ＡＮＤゲート１３
２の出力はＮＡＮＤゲート１３６の１つの入力に接続さ
れ後者の有する他の入力は回線Ｗ′回線の接続を受ける
、また（回線ＲＡＳ−の遷移の後）回線ＷＥ−又はＣＡ
Ｓ−の遅い方すなわち、両者の間の論理条件成い至るま
でＮＡＮＤゲート１３６の出力は高論理値を保持する。

ＮＯＲゲート１３８は、その１つの入力にＮＡＮＤゲー
ト１３６の出力を受け取り、かつその有する他の入力に
回線３５を経由してラッチ３４の出力を受け取る、また
上述したように、ラッチ３４は回線ＣＡＳ−の遷移と同
時に信号ＳＦの値を記憶する。

第１表は、書込みマスク・レジスタ５４が回線ＣＡＳ−
の遷移時に回線ＳＦが論理値”０′′にあるとき負荷さ
れ、回線ＲＡＳ−の遷移時に回線ＳＦ、ＷＥ−、及びＴ
Ｒ−が全て高論理値にあることを示している。したがっ
て、書込みマスク・レジスタ５４を負荷するには、回線
３５上の信号は、低論理値にある回線ＳＦ倍信号ラッチ
３４に記憶する回線ＣＡＳ’クロック信号に応答して、
低論理値にあるであろう。

書込みマスク・レジスタ５４の負荷掛けは、（回線ＲＡ
Ｓ−の遷移の後）回線ＷＥ−とＣＡＳ−間の論理条件成
によって完了する。第５ａ図に描かれている例は、回線
ＷＥ−が回線ＣＡＳ−の後にその遷移を行うことを示し
ており、以下の説明はこの例を使用している。第２図に
戻って参照すると、ラッチ４２は、回線りＯツク信号Ｗ
′に応じてデータ端子ＤｏからＤ７上の値を負荷され、
このクロック信号はく他方が活性している間、第３ｂ図
参照）高から低論理値に遷移する回線ＷＥ−及びＣＡＳ
−信号に遅れて発生される。第５ｂ図は、回線ＷＥ−の
低論理値への遷移時におけるデータ端子ＤＯからＤ７上
のｒＭＡｓＫＪとしての書込みマスク・レジスタ５４の
内容の表現を示す。さらに、回線Ｗ′クロック信号は、
ＮＡＮＤゲートの出力を低論理値に遷移させ、これによ
ってＮＯＲゲート１３８の出力に高論理値を発生させる
。この結果、ＯＲゲート１２４を経由して回線ＬＤＭＳ
Ｋを高論理値にし、これによって、多重化変換装置６０
の出力でもって書込みマスク・レジスタ５４を負荷させ
る。

ＮＡＮＤゲート１１８の出力が論理値″１″にある限り
（回線３９が高論理値）、回線５ＥＬ４０はＮＯＲゲー
ト１２０の動作によって低論理値にあるであろう。前述
したように、回線５ＥＬ４０の低論理値は多重化変換装
置６ｏを制御して、ラッチ４２の内容を選択させ、これ
を上述による回線ＬＤＭＳＫ信号発生の際、書込みマス
ク・レジスタ５４に供給させる、またラッチ４２はこの
ときにこれに負荷されたデータ端子ＤｏからＤ７の値を
保持する。このような仕方で、組合せ論理回路４４は、
第５ｂ図のタイミングに従って書込みマスク・レジスタ
５４論理条件成立角荷掛けを実行し、また回線ＳＦは回
線ＣＡＳ−の遷移時に低論理値にある。

色レジスタ５０は、論理条件成立負荷態様における書込
みマスク・レジスタ５４と同じ仕方において、第１表に
示されているように、回線ＣＡＳ、、の遷移時に信号Ｓ
Ｆが高論理値にあるときにのみ負荷される。このことが
、ＮＯＲゲート１４０によって実行され、このゲートは
上に論じたＮＡＮＤゲート１３６の出力を受け取り、費
者は回１！１ｉ３５の信号を否定素子１２５による反転
の後景は取る。回線ＣＡＳ−の遷移時の回線ＳＦの高論
理値は、ＮＯＲゲート１４０の１つの入力の低論理値を
結果する。高から低論理値に遷移する回線ＷＥ−及びＣ
ＡＳ−に遅れて、前述したように、ＮＡＮＤゲート１３
６の出力は低論理値へ遷移し、ＮＯＲゲート１４０の出
力を高論理値へ駆動する。ＮＯＲゲート１４０の出力は
、回線しＤＣＬＲであり、これは色レジスタ５０に接続
され、及びこの出力は高論理値において色レジスタ５０
をラッチ４２の内容で負荷する。ラッチ４２は、前述し
たように、クロック信号Ｗ′に応答してデータ端子Ｄｏ
から０７上の値（すなわち、第５ｂ図の値「内容」）で
負荷される。

注意すべきことは、色レジスタ５０の負荷掛は又は書込
みマスク・レジスタ５４の遅れ負荷掛けのいずれかに対
して二重ボート記憶装置１の等速呼比しが禁止されると
いうことである。第５ｂ図に示されているように、この
ことによって、アドレス端子ＡＯからＡ８上のアドレス
値は回線ＲＡＳ−とＣＡＳ−の遷移の両方においてｒｄ
ｏｎ’ｔ　ｃａｒｅｓ　　（心配無用）」となる。［従
来の技術］において論じたように、多重記憶サイクルに
おいて書込みマスク・レジスタ５４の内容を使用するこ
とができること、並びに、後続のマスク書込み動作に先
行して書込みマスク情報の負荷を必要とせずに無マスク
書込み動作を実行できることが、効果的である。したが
つで、第１表は、書込みマスク・レジスタの内容を繰り
返し使用するための、並びに、書込みマスク・レジスタ
内に書込みマスク情報を保持する一方無マスク書込み動
作を実行するための、いくつかの動作態様が利用可能で
あることを示している。

特別機能論理回路３０、及びこの中の組合せ論理回路４
４は、このような機能を達成するように設計されている
。

第５Ｃ図は、書込みマスク情報の再負荷をしないで、す
なわち、書込みマスク・レジスタ５４の先行の内容を利
用する、無マスク書込み動作を、示している。回線ＲＡ
Ｓ−の遷移の際に、回線ＴＲ−とＳＦとは高論理値にあ
り、一方、回線ＷＥ−は低論理値にある。前述のように
、ラッチ３２．３６．３８はこれらの値を回線ＲＡＳ’
クロック信号の制御の下に記憶し、これらは組合せ論理
回路４４によって受け取られる。第２図及び第４図を参
照すると、これらの組合せにおいてはＡＮＤＮＯゲート
１２０は低論理値にあるので、回線ＳＥＬＭＳＫは高論
理値にあり、したがって、書込みマスク・レジスタ５４
の内容はＡＮＤＮヘゲ５９の出力が高論理値に遷移する
際に回線ＷＣＬＫ回線に供給されるように選択されるで
あろう。回線ＲＡＳ−の遷移時の回線ＴＲ−１ＳＦ及び
ＷＥ−の組合せによってＡＮＤゲート１３２の出力は低
論理値にされるから、したがって、回線ＷＥＮは高論理
値にあり、これが回線ＷＥ−と低論理値へ遷移する回線
ＣＡＳ−間の論理条件成立を可能とし、この結果、多他
変換装置６０の出力、すなわち、書込みマスク・レジス
タ５４の内容を回線ＷＣＬＫ回線へ供給させる。

しかしながら、上述した回線ＴＲ−１ＳＦ及びＷＥ−の
組合せの場合は、このサイクル中に印加される書込みマ
スク・レジスタ５４の内容は、先行の状態から変化させ
られていない。書込みマスク・レジスタ５４の再負荷は
組合せ論理回路４４によって禁止される、これは、ＡＮ
Ｄゲート１３２の低論理値出力がまたＮＡＮＤゲート１
３６の出力を高論理値に置き、後者がさらにＮＯＲゲー
ト１３８の出力を低論理値に置くからである。第５Ｃ図
に示されているように、回１ｍＲＡＳ−の遷移時の回線
ＴＲ，−、ＳＦ及びＷＥ−の上述の組合せに対してはＮ
ＡＮＤゲート１１８の出力は高論理値にあるから、ＮＯ
Ｒゲート１２０の出力は低論理値を強制される。したが
って、ＯＲゲート１２４の両入力は低論理値にあり、こ
れが回線ＬＤＭＳＫを低論理値に強制して書込みマスク
・レジスタ５４が負荷されるのを禁止する。書込みマス
ク・レジスタ５４の先行の内容が、したがって、保持さ
れ、上述したように、回線 ＳＥＬＭＳＫによって選択された書込みサイクル中に利
用される。

回線ＣＡＳ−の遷移時の回線ＳＦの状態に応じて、マス
ク書込み動作を受けるために回線２７に供給されたデー
タは、色レジスタ５０の内容か、又は回線Ｗ°りＯツク
信号に応じてラッチ４２によって記憶されたデータ端子
ＤＯからＤ７のデータ値のいずれかであることができる
。第４図に示されている組合せ論理回路４４は、第１表
の真理値表に従って、この選択を、ＡＮＤゲート１４２
を通すことによって可能とし、このゲートはその３つの
入力を回１３３．３７．３９に接続サレ、また回線３９
の信号は否定素子１１６で反転される。したがって、Ａ
ＮＤゲート１４２の出力は、回線ＲＡＳ−の遷移時に高
論理値ある回線ＴＲ−１ＳＦ及び低論理値にある回線Ｗ
’Ｅ−の組合せに応答して高論理値を取るであろう。Ａ
ＮＤゲート１４２の出力はＯＲゲート１４４の第一出力
に接続され、それが高論理値のときＯＲゲート１４４の
出力を高論理値へ駆動する。ＯＲゲート１４４の出力は
、ＮＡＮＤゲート１４６の第一入力に接続され、後者の
有する他の入力は上述の回線Ｗ′クロック信号に接続さ
れ、その出力はＡＮＤゲート１２７の入力に接続されて
いる。したがって、ＮＡＮＤゲート１４６の出力は、Ａ
ＮＤゲート１４２の出力が回線Ｗ′クロック信号の低か
ら高論理値への遷移に際して高論理値にあるとき、低論
理値へ駆動される。ＮＡＮＤゲート１４６の低論理値出
力は、ＡＮＤゲート１２７の出力を低論理レベルへ強制
し、これによって、上述のようにＮＯＲゲート１２６入
力を低論理値にする。第５ａ図に関して上にしたのと同
様に、回線ＷＴＣＬＲは、ラッチ３４からの回線３５を
通しての動作によって高又は低論理値へ駆動されるが、
このラッチは回線ＣＡＳ−の遷移時の回線ＳＦ値を記憶
しており、これによって、多重化変換装置２６を制御し
て色レジスタ５ｏの内容を選択させて回線２７を経由し
て入出力緩衝記憶装置２４に供給させるか、又はデータ
端子ＤｏからＤ７の値を選択させる。第５Ｃ図は、デー
タ端子ＤＯからＤ７にとって妥当入力データが所望デー
タ源である際にこのような妥当データｒＤＡＴＡＪを供
給するに必要なタイミングを表示している。上述のよう
に、ラッチ４２は回線Ｗ′クロック信号に応じて入力デ
ータを記憶し、またもし使用者が望めば、ラッチ４２の
出力はデータ多重化変換装置２６の１つの入力に供給さ
れる。

書込みマスク・レジスタ５４の内容は、特別機能論理回
路３０、及びこの中の組合せ論理回路４４によって行わ
れる特別サイクルにおいては、書込み動作に対して無視
されるが、しかし後続のマスク書込み動作のために保持
される。このようなサイクルの例のタイミングは、第５
ｄ図に示されている。回線ＲＡＳ−の遷移の際に、第１
表に示されているように、回線ＴＲ−、ｓＦは高論理値
にあり、一方回線ＷＥ−は低論理値にある、また前述の
ように、これらの値は、回線ＲＡＳ−クロック信号によ
って、それぞれラッチ３６．３８゜３２内に記憶される
。回線３７，３９．３３上に出現するこの信号の組合せ
（回線３３は否定素子１１４で反転させられる）によっ
て、ＡＮＤゲートの出力は論理値”１″に遷移し、回線
ＳＥＥＬＭＳを低論理値に置き、その結果、多重化変換
装置Ｏに、書込みマスク・レジスタ５４の内容を無視し
て、電源■ｄｄを選択させて適当な時刻に回線ＷＣＬＫ
に供給させる。回線ＲＡＳ−信号の遷移時の回線ＳＦの
状態に対応するラッチ３２の内容は低論理値にあるから
、ＡＮＤゲートの出力もまた低論理値にあり、回線ＷＥ
Ｎを高論理値に置き、したがって、回線Ｗ′りＯツク信
号は、回線ＷＣＬＫが低論理値であるため、多重化変換
装置２６を通過して回線ＷＣＬＫの全てに高論理値を発
生する。この前のサイクルに関しては、第５ｄ図が、回
１ｉｌＷＥ−は回線ＣＡＳ−の遷移の後に低論理値へ駆
動されて、回線Ｗ′クロック信号を介しての書込み動作
を実行させることを示している。

信号ＲＡＳ−の遷時の高論理値にある回線ＴＲ−、ＷＥ
−及び低論理値にある回線ＳＦの組合せに対してＡＮＤ
ゲート１３２の出力が低論理値かつＮＡＮＤゲート１１
８の出力が高論理値にあるから、第５ｂ図の場合と同様
に、書込みマスク・レジスタ５４の負荷が禁じられる。

新しい値は書込みマスク・レジスタ５４に負荷されない
（回線ＬＤＭＳＫは低論理値に留まる）から、これに記
憶されている先行の値が保持される。したがって、第５
Ｃ図に示されたような後続のサイクルによって、書込み
動作は、占込みマスク・レジスタ５４内に保持されてい
る書込みマスク情報を使用して、この書込み情報を再負
荷する必要なく、書込み動作を実行する。

第５Ｃ図に関連して上に論じたように、回線ＣＡＳ−の
遷移時の回線ＳＦの状態は、第５ｄ図の書込みサイクル
がデータ源として色レジスタ５０の内容を使用するか（
回線ＳＦは低論理値）又はデータ源としてデータ端子Ｄ
ｏからＤ７の値（第５ｄ図のｒＤＡＴＡＪ　＞を使用す
るかのいずれかを取るように制御する。組合せ論理回路
４４は、この選択を実行する、これは、ＡＮＤゲート１
２８の出力がＯＲゲート１４４の第二入力に接続されて
おり、これによって、第５Ｃ図のサイクルとに関連して
上に論じられた、ＡＮＤゲート１４２の出力としてＮＯ
Ｒゲート１２６による回線ＷＴＣＬＲの発生と同じ効果
を有するからである。

映像装置内の第１図に示された二重ボート記憶装置１の
ような二重ボート記憶装置の使用においては、多くの場
合、多数の逐次記憶が同等のデータで書き込まれる。例
えば、二重ボート記憶装置１が図形画像のビット・マツ
プ表示を含む所では、表示画像の広い面積が成る色で満
たされる。したがって、単一サイクルにおいて、二重ボ
ート記憶装置内の多数場所に同等のデータを書き込むこ
とが効果的であると思われる。

第７図を参照すると、Ｙ復号器２ｏのブロック線図が示
されており、これは、単一サイクルにおいてその内部の
隣合う列をアドレス指定する特徴を実行する回路を含み
、以後この特徴を「ブロック書込み」特徴と呼ぶことに
する。二重ボート記憶装置１の動作は第７図に関連して
以下に説明される特徴によって強化されるけれども、注
意すべきことは、以下に説明される二重ボート記憶装置
はブロック書込み特徴がなくても充分に動作可能である
ことである。また、注意すべきことは、第７図は二重ポ
ート記Ｊｃ１装置１内の単一配列２に対するＹ復号器を
示しているが、もちろん、第７図に示されている回路は
第１図に示されている配列２の各々に関連しているとい
うことである。Ｙ復号器２ｏは、前述のように、アドレ
ス端子ＡＯからＡ７上に受け取った列アドレス信号のラ
ッチ値を受け取る、なお、これらのラッチ列アドレス回
線ｔよ第７図の端子ＡＹＯからＡＹ７によって表示され
る。もちろん、配列２の各々内には２５６列だけしか存
在しないから、回線ＣＡＳ−によってラッチされた端子
Ａ８の値は列復号動作においては利用されない。前記復
号器２００が端子ＡＹ２からＡＹ７を受けとり、これら
の６ビツトを復号して６４本の出力回線２０２に入れ、
これらの１つは高論理値にあることによって使用可能と
なる。

出力回線２０２の各々は、したがって、その関連する配
列２内の４つの列からなる群の選択を表示する。

４つの列の各群に関連して列選択回路２０４があり、簡
単のために第７図においては、１つの列選択回路２０４
だけが示されている。前置復号器２０２からの関連する
出力回線２０２は、各列選択回路２０４内４に含まれる
、ＡＮＤゲート２０６の１つの入力、及びＡＮＤゲート
２０８の１つの入力に接続されている。特別機能回路３
０からの回ＩＷＴｃＬＲはＡＮＭ−ト２０６（７）第二
入力接続され、否定素子２０７によって反転される回１
１ＷＴｃＬＲはＡＮＤゲート２０８の第二入力に接続さ
れる。上述のように、回線ＷＴＣＬＲは、色レジスタ５
０が配列２に書き込まれるときに発生される、また配列
２の各々内の多数の列をアドレス指定するに当たっての
ここに説明される特徴は同じ信号によって使用可能であ
る。なおまた、列選択回路２０４に含まれて４−の−１
復号器２１０があり、等速呼比し態様においてアドレス
指定されるべき配列２内の列の選択に当たって、端子Ａ
ＹＯからＡＹ７を最下位列アドレス・ビットの実際の復
号を実行する。４−の−１復号器２１０は、端子ＡＹＯ
からＡＹ７の値に応じて、４つの回線２１４　から２１
４　ｎ＋３を駆動する。パス・トランジスタ２１２　か
ら２１２８＋３はその対応する回線２１４ｏから２１４
．、をその対応するトランジスタ２２０　　から２２　
Ｏｎ＋３のゲートに接続する。各トランジスタ２１２ｏ
から２１２　　　（７）’７”−Ｈ，ｔ、ＡＮＤゲート
２０８の出ｎ＋３ 力によって制御される。したがって、ブロック書込み特
徴が選択される、すなわち、回線ＷＴＣＬＲが蟲論理値
にある事態においては、４−の−ｉｉ号器２１０の動作
結果は、たとえ対応する出力回線２０２その関連する４
つの列の群を選択したとしても、４−の−１復号器２１
０の動作結果は無視されるであろう。

列選択回路２０４は、第７図に回線４３ｏ、４３　．４
３　．４３６として示されているように、ラッチ４２の
内容の偶数ビットを受け取る。

上述のように、ラッチ４２は、各サイクルに書込み使用
可能信号クロック信号の後の時刻に受け取るデータ端子
ＤＯからＤ７の値を記憶する。回線４３．４３．４３．
４３６の各々は、バス・トランジスタ２１６　から２１
６　　に接続さｎ　　　　　　ｎ＋３ れ、これらのトランジスタはそのゲートをＡＮＤゲート
２０６の出力に接続され、これらのトランジスタの各々
はまたその対応するトランジスタ２２０　から２２０．
＋３のゲートに接続されている。

トランジスタ２２０　から２２０　　は、配列ｎ　　　
　　　ｎ＋３ ２に関連する入出力緩衝記憶装置２４をその列に関連す
る読出し増幅器４に接続し、これによって技術的に周知
の仕方で、選択された列に対する書込み動作を達成する
。回線ＷＴＣＬＲが使用可能でない通常動作の場合には
、ＡＮＤゲート２０６の出力は低論理値にあり、回線４
３．４３２、４３　．４３６をトランジスタ２２０　か
ら２２ｎ Ｏｎ＋３の状態に影響を及ぼさないように使用禁止する
。同時に、ＡＮＤゲート２０８の前置復号器２００によ
って選択された４つの列の群に対する出力は高論理値に
あり、これによって４−の−１復号器２０４の結果で、
関連する入出力緩衝記憶装置２４の選択された列に対す
る読出し増幅器４の接続を制御するのを可能とする。

組合せ論理回路４４によって回線ＷＴＣＬＲを使用可能
とするために第１表に示されたように回線ＷＥ−１ＳＦ
及びＲＴ−の状態に応じてブロック書込み特徴が選択さ
れるとき、端子ＡＹ２からＡＹ７に応答して前ｆａｖＩ
Ｉ号器２００によって選択された４つの列の群に対して
ＡＮ［）ゲート２０６の出力は高論理値にあるであろう
。この事態について、回線４３　．４３　．４３　．４
３６の状態は、トランジスタ２２０　から２２０　ｎ＋
３のどれが導通するかを判定１ノ、及び実に関連する群
内の最高全部で４つの列のその入出力緩衝記憶装置２４
への接続を可能とする。次いで、配列２に対応する色レ
ジスタ５０のビット内容が、ラッチ４２からの回線４３
．４３．４３４．４３６の状態によって選択される列内
に書き込まれる。

第８図を参照すると、ブロック書込み動作を説明するタ
イミング線図が示されている。前掲の第１表から明らか
なように、回線ＣＡＳ−列アドレス信号が高論理値へ移
行するとき回１ｍ５Ｆが高論理値にあることに関連して
、回線ＲＡＳ−の活性への遷移時に回線ＴＲ−が高論理
値にありかつ両回線ＷＥ−，ＳＦが低論理値にあるとき
の書込みサイクル中に色レジスタ５０の内容が書き込ま
れる。第１表に従って、かつ第８図に示されているよう
に、色レジスタの書込み動作（及び本実施例におけるブ
ロック書込み特徴）は、回線ＲＡＳ−行アドスレ・スト
ローブ信号がその低論理値において活性へ遷移するとき
に、回線ＴＲ−は、高論理値にあり、かつ回線ＷＥ−Ｓ
Ｆの論理ＡＮＤが低論理レベルにあることを要求し、ま
た回線ＣＡＳ−列アドレス・ストローブ信号が活性へ移
行するとき、回線ＳＦが高論理値にあることを要求する
。ブロック書込み態様がこのようにして使用可能にされ
ることに伴って、活性に移行する回線ＣＡＳ−とＷＥ−
の論理条件成立に応じてデータ端子ＤＯからＤ７のデー
タ入力信号の偶数ビットの値、（すなわち、データ端子
ＤＯ１Ｄ２、Ｄ４、Ｄ６）が、対応する配列２に対する
色レジスタ５０の内容でもって書き込むべき４つの列か
らなる群内の列を指定する。上述のように、このような
列の全て４つのがこの態様においてアドレス指定され、
８つの配列２の各々内の４つの列が単一サイクルにおい
て書き込まれるという特徴を提供する。

第１表を、再び参照すると、回線ＳＦとＷＥ−の両方が
回線ＲＡＳ−の活性への遷移時に低論理値にある事態に
おいては、マスク書込み動作がブロック書込み特徴に従
って使用可能である。このようにして、色レジスタ５０
の内容が（４つの列の群内の）多数の列に、選択され他
配列だけに、肉き込まれる。第９図を参照すると、色レ
ジスタ５０の応用がレジスタ規模で示されており、かつ
書込みマスク・レジスタ５４が２つの列Ｃ０Ｌｎ及びｃ
　ｏ　ｔｌ　ｎ＋１に関連する配列２１７ｊ各々内の記
憶場所の内容を変更するように示されている。上述した
ように、第８図のタイミングにおいて回線ＣＡＳ−が活
性になった後に回線ＷＥ−使用可能信号が活性に移行す
るときデータ端子ＤＯ１Ｄ２が論理値”１”を有しかつ
データ端子Ｄ４、Ｄ６が論理値”０”にある事態におい
て、列ＣＯＬ。

及びＣｏＬｏ＋、が、選択される。第６図の例において
は、下位第３ビツトから第６ビツトだけが色レジスタ５
０の内容で書き込まれたが、しかしながら、上に説明さ
れたブロック書込み特徴は選択された列ＣＯＬ　　及び
ＣＯＬ　、、においても同時におこなわれる。

本発明は、その好適実施例を参照して詳細に説明された
けれども、この説明は例示のためであって限定的に解釈
されるべきではない。本発明の実施例の詳細における多
数の変更及び本発明の追加的実施例は、この説明を参照
することによって当業者にとって明白でありかつ実現可
能である。このようないかなる変更も追加的実施例も前
掲の特許請求の範囲の精神と真の範囲に含まれることを
意図するものである。

以上の説明に関して更に以下の項を開示する。

（１）データを受け取る第一入力端子と、データを受け
取る第二入力端子と、前記第一入力端子に接続された第
一複数アドレス指定可能読み書き記憶セルと、前記第二
入力端子に接続された第二複数アドレス指定可能読み化
記憶セルと、アドレス信号を受け取るアドレス端子と、
前記アドレス信号に応答して前記第一複数アドレス指定
可能記憶セルと前記第二アドレス指定可能記憶セルのう
ちから１つの記憶セルを選択するために前記アドレス端
子に接続された選択装置と、前記第一入力端子に受け取
ったデータを前記第一複数アドレス可能記憶セルうちの
選択された記憶セルに書き込む第一書込み装置と、前記
第二入力端子に受け取ったデータを前記第二複数アドレ
ス指定可能記憶セルうちの選択された記憶セルに書き込
む第二書込み装置と、マスク符号を記憶するマスク符号
レジスタと、前記マスク符号に応答して前記第一書込み
装置と前記第二書込み装置が前記第一入力端子及び前記
第二入力端子に受け取ったデータをそれぞれ前記第一複
数アドレス指定可能記憶セルと前記第二複数アドレス指
定可能記憶セルに１き込むのを選択的に禁止するマスク
装置とを包含することを特徴とする記憶装置。

を含むことを特徴とする記憶装置。

（２）　　第１項記載の記憶装置であって、機能制御端
子と、前記機能制御端子に供給される信号に前記マスク
装置を選択的に使用可能及び使用禁止するために前記マ
、スク装置と前記機能制御端子とに接続されるマスク使
用可能装置とを含むことを特徴とする前記記憶装置。

（３）第２項記載の記憶装置において、前記マスク符号
レジスタは前記マスク使用可能装置が使用禁止された後
は前記記憶されたマスク符号を保持することを特徴とす
る前記記憶装置。

（４）　　第１項記載の記憶装置であって、さらに機能
制御端子と、前記機能制御端子に受け取ったマスク符号
記憶信号に応答して前記第一入力端子と前記第二入力端
子に受け取ったデータで以て前記マスク符号レジスタを
負荷するために前記機能制御端子と前記マスク符号レジ
スタに接続されている機能選択論理回路とを含む、こと
を特徴とする前記記憶装置。

（５）第４項記載の記憶装置であって、さらにクロック
端子と、前記クロック端子に受け取られたクロシフ信号
に応答して前記第一入力端子と前記第二入力端子の論理
状態を記憶するために前記第一入力端子と前記第二入力
端子とに接続された入力ラッチとを含み、前記機能選択
論理回路は前記機能制御Ｉ端子に受け取られたマスク符
号記憶信号に応答して前記入力ラッチの内容で以て前記
マスク符号レジスタを負荷することを特徴とする前記記
憶装置。

（６）第５項記載の記憶装置であって、さらに前記クロ
ック信号に応答して前記機能制御端子の論理状態を記憶
するために前記機能１ｉ１１　ｎｉｌ端子と前記クロッ
ク端子とに接続された機能ラッチとを含み、前記機能ラ
ッチは前記機能選択論理回路に接続され、前記マスク符
号記憶信号は前記第−論理状態にある前記機能ラッチ出
力であることを特徴とする前記記憶装置。

（７）第一入力端子と、第二入力端子と、行と列に配列
された第一複数アドレス指定可能読み書き記憶セルと、
行と列に配列された第二複数アドレス可能読み書き記憶
セルと、アドレス信号を受け取るアドレス端子と、前記
アドレス端子によって受け取られた行アドレス信号に対
応する前記第一複数アドレス指定可能記憶セルと前記第
二複数アドレス指定可能記憶セルの行を選択するために
前記アドレス端子に接続された行復号器と、前記アドレ
ス端子に受け取られた列アドレスに対応する前記第一複
数アドレス指定可能記憶セルと前記第二複数アドレス指
定可能記憶セルの各々内の前記選択された行において記
憶セルを選択するために前記ドレス端子に接続された列
復号器と、マスク符号を記憶するマスク符号レジスタと
、前記マスク符号に従って前記第一複数アドレス指定可
能記憶セルと前記第二複数アドレス指定可能記憶セルの
うちの選択された記憶セノｋに前記第−入力端子と前記
第二入力端子に受け取られたデータを選択的に書き込む
ために前記マスク符号レジスタに接続された書込み装置
とを包含することを特徴とする記憶装置。

（８）第７項記載の記憶装置であって、さらに行うロッ
ク信号を受け取る行うロック端子と、列クロツク信号を
受１プ取る列クロツク端子と、書込み使用可能信号を受
け取る出込み信号端子とを含み、前記行復号器は前記行
うロック信号の時刻において前記アドレス端子の値に対
応する行を選択することと、前記列復号器は前記クロッ
ク信号の時刻において前記アドレス端子の値に対応する
記憶セルを選択することと、前記書込み装置は前記揚込
み信号端子によって受け取られた書込み使用可能信号に
よって使用可能とされることとを特徴とする前記記憶装
置。

（９）第８項記載の記憶装置において、さらに前記行う
ロック信号に応答して前記第一入力端子と前記第二入力
端子の値を記憶するために前記第一入力端子と前記第二
入力端子に接続された第一入力ラッチと、機能制御信号
を受け取る機能入力装置と、前記機能入力装置によって
受け取られたマスク負荷信号に応答して前記第一入力端
子と前記第二入力端子の値で以て前記マスク符号レジス
タを負荷するために前記機能入力装置と前記第一入力ラ
ッチと前記マスク符号レジスタとに接続された特別機能
論理回路とを含むことを特徴とする前記記憶装置。

（１０）第９項記載の記憶装置であって、さらに前記書
込み使用可能信号に応答して書込みクロック信号を発生
する書込みクロック装置と、前記書込みクロック信号に
応答して前記第一入力端子と前記第入力端子との値を記
憶するために前記第一入力端子と前記第二入力端子とに
接続された第二入力ラッチとを含み、前記書込み装置は
前記書込みクロック信号に応答して前記マスク符号に従
って前記第一複数アドレス指定可能記憶セルと前記第二
複数アドレス指定可能記憶セルのうちの選択された記憶
セルに前記第二入力ラッチの内容を接続することを特徴
とする前記記憶装置。

（１１）第１０項記載の記憶装置であって、さらに前記
機能入力装置によって受取られた無マスク書込み信号に
応答して前記書込み装置から前記マスク符号レジスタを
切り放すために前記特別機能論理回路と、前記マスク符
号レジスタと、前記書込み装置とに接続されたマスク使
用禁止装置を含むことを特徴とする前記記憶装置。

（１２）第１０項記載の記憶装置において、前記特別機
能論理回路は前記機能入力装置によって受けとられた最
新のマスク負荷信号に応答して前記第二入力ラッチの内
容で以て前記マスク符号レジスタを負荷することを特徴
とする前記記憶装置。

（１３）第１０項記載の記憶装置であって、さらに第一
機能入力端子と、第二機能入力端子とを含み、前記第−
機能入力端子及び第二機能入力端子は前記行うロック信
号に応答して前記第一機能入力端子の論理状態を記憶す
るために的記第−機能入力端子に接続された第一ラッチ
と、前記行うロック信号に応答して前記第二機能入力端
子の論理状態を記憶するために前記第二機能入力端子に
接続された第二機能ラッチと、前記列クロツク信号に応
答して前記第−機能入力端子の論理状態を記憶するため
に前記第一機能入力端子に接続された第三機能ラッチと
を有することと、前記特別機能論理回路は前記第一機能
ラッチ、前記第二機能ラッチ、前記第三機能ラッチの内
容の各種組合に対応して前記第一機能ラッチと、前記第
二機能ラッチと、前記第三機能ラッチと、前記マスク負
荷信号と、前記無マスク書込み信号と、前記最新マスク
負荷信号とに接続されることとを特徴とする前記記憶装
置。

（１４）第７項記載の記憶装置であって、さらに転送制
御ｌ端子と、レジスタと、前記レジスタの内容の直列表
示供給のため前記レジスタに接続された直列出力端子と
、前記転送制御端子に受け取られた転送信号に応答して
前記選択された行内の複数記憶セルの内容を前記レジス
タへ転送する転送装置とを含むことを特徴とする前記記
憶装置。

（１５）複数の等速呼用し入力を有する二重ボート記憶
装置１が提供される。この記憶８＠は特別機能論理回路
３０を含みこの回路はレジスタ３４を有し、このレジス
タは書き込まれることによって特別サイクルにおいて入
力を形成し、またレジスタ３４は入力の各々に対してビ
ット位置を有する。

特別サイクルは、この記憶装置に供給される追加的特別
機能入力口１（ＳＦ）信号と伯の信号との組合せによっ
て使用可能とされる。レジスタ３４は、どの入力に対し
て書込み動作を禁止するかを表示する論理パターンを記
憶する。いったんレジスタ３４が負荷されると、後続の
書込みサイクルの実行は書込みマスク・パターンを使用
可能として書込み禁止が所望されている入力に対する書
込み動作を阻止させる。レジスタ３４は特別サイクル中
再書込みまでマスク・パターン情報を保持し、この特別
ナイクルは行アドレス・ストローブ信号回線（ＲＡＳ）
信号がＲＡＭ論理回路１６に供給された後に起こる。こ
のレジスタを負荷する代替装置も含まれ、この場合レジ
スタ３４は遅延書込みと同様に負荷される。この代替５
Ａ置ば、同一のパス上にアドレスとデータを多重化する
超小形電子計算機による書込みマスク・パターン・レジ
スタ３４の負荷掛けを可能とする。

【図面の簡単な説明】

第１図は、本発明により構成された二重ボート記憶装置
の好適実施例の概略ブロック線図、第２図は、第１図の
二重ボート記憶装置の特別機能論理回路の概略ブロック
線図、 第３ａ図及び第３ｂ図は、第２図の特別機能論理回路に
よって使用されるクロック信号発生用回路の概路線図、 第４図は、第２図の特別機能論理回路内の組合せ論理回
路の概路線図、 第５ａ図は、本発明による書込みレジスタをその記憶サ
イクルの早期部分中に負荷する場合の記憶サイクルのタ
イミング線図、 第５ｂ図は、本発明による書込みレジスタの記憶サイク
ルの後期部分中に書込みレジスタ又は色レジスタのいず
れかを負荷する場合の記憶サイクルのタイミング線図、 第５Ｃ図は、本発明の記憶装置において先行サイクルに
おいて負荷された書込みレジスタの内容を利用する記憶
サイクルのタイミング線図、第５ｄ図は、本発明により
書込みレジスタの内容を破壊することなく書込みレジス
タの内容を無視する記憶サイクルのタイミング線図、第
６図は、本発明によるマスク書込み動作を説明するレジ
スタ規模での線図、 第７図は、第１図の記憶装置のブロック末込み特徴の追
加を含む列復号器の概路線図、第８図は、第７図の回路
を使用するブロック書込みサイクルの動作のタイミング
線図、第９図は、本発明によるブロック書込み態様にお
ける色レジスタと書込みマスク・レジスタの応用のレジ
スタ規模の線図、である。 ［記号の説明］ １：　二重ボート記憶装置 ２：　配列 ４：　読出し増幅器バンク ６：　転送ゲート ８：　データ・レジスタ １０：　ポインタ １２：　直列入出力緩衝記憶装置 １４：　直列論理回路 １６：　　ＲＡＭ論理回路 １８；　Ｘ復号器 ２０：　Ｙ復号器 ２２：　トルク計数器／検出器 ２４：　入出力緩衝記憶装置 ２６：　多重変化変換装置 ３ｏ：　特別機能論理回路 ３１：　出力駆動回路 ３４：　書込みマスク・レジスタ Ｄｏ−Ｄ７：　　データ端子 ５ＤＯ−８Ｄ７：　　入出力端子 ＡＯ−Ａ８：　　アドレス端子 ＳＦ二　機能信号回線 ＷＥ、　：　　書込み使用可能信号回線ＴＲ，−：　　
転送使用可能信号 ＲＡＳ−：　　クロック信号回線 ＣＡＳ、、：　　クロック信号回線 ＣＡＳ　：　　アドレス・ストローブ信号回線５ＣＬＫ
　：　　クロック信号回線 ＳＯＥ　：　　直列出力使用可能信号回線２６：　多重
化変換装置 ３４．３６．３８．４０，４２：　　ラッチ４４：　組
合せ論理回路 ５０：　色レジスタ ５４：　書込みマスク・レジスタ ５８．６０：　　多ｍ化変換装訝 ２００：　前値復号器 ２ｏ４；　列選択回路 ２１０：　　４−の−１復号器

Claims (1)

【特許請求の範囲】
1. （１）データを受け取る第一入力端子と、データを受け
   取る第二入力端子と、前記第一入力端子に接続された第
   一複数アドレス指定可能読み書き記憶セルと、前記第二
   入力端子に接続された第二複数アドレス指定可能読み書
   き記憶セルと、アドレス信号を受け取るアドレス端子と
   、前記アドレス信号に応答して前記第一複数アドレス指
   定可能記憶セルと前記第二アドレス指定可能記憶セルの
   うちから１つの記憶セルを選択するために前記アドレス
   端子に接続された選択装置と、前記第一入力端子に受け
   取つたデータを前記第一複数アドレス可能記憶セルのう
   ちの選択された記憶セルに書き込む第一書込み装置と、
   前記第二入力端子に受け取ったデータを前記第二複数ア
   ドレス指定可能記憶セルのうちの選択された記憶セルに
   書き込む第二書込み装置と、マスク符号を記憶するマス
   ク符号レジスタと、前記マスク符号に応答して前記第一
   書込み装置と前記第二書込み装置が前記第一入力端子及
   び前記第二入力端子に受け取つたデータをそれぞれ前記
   第一複数アドレス指定可能記憶セルと前記第二複数アド
   レス指定可能記憶セルに書き込むのを選択的に禁止する
   マスク装置とを包含することを特徴とする記憶装置。