JPH01166155A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
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- JPH01166155A JPH01166155A JP32613287A JP32613287A JPH01166155A JP H01166155 A JPH01166155 A JP H01166155A JP 32613287 A JP32613287 A JP 32613287A JP 32613287 A JP32613287 A JP 32613287A JP H01166155 A JPH01166155 A JP H01166155A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＰＵと非同期に動作するダイレクト・メモリ・アクセ
ス・コントローラＤＭＡＣが、ＣＰＵと共存するメモリ
或いは入出力装置Ｉ１０に対してアクセスするアクセス
タイミングをＩＵ 御するメモリアクセス制御回路に関
し、 非同期のＤＭＡＣが共有メモリにアクセスする時、その
切替がＣＰＵのアクセスに擬似的に同期して、共有メモ
リの読出し／書込み動作がマージンを持つで正しく行わ
れることを目的とし、 ＤＭＡＣの起動時に、ＤＭＡＣのクロックＣ２をＣＰＵ
のクロックｃ１により制御してＤＭＡＣのクロックｃ２
の１クロツタ期間だけ停止する制御信号ＳＥＬを発生し
、ＣＰＵからのクロックｃｌと読出し書込み信号Ｒ／Ｗ
ｌを、ＤＭＡＣからのクロックＣ２と読出し書込み信号
Ｒ／Ｗ２に切替えてアクセスクロックｃ２． Ｒ／Ｗ２
を出力するクロック系切替回路と、該アクセスクロック
ｃ２． Ｒ／Ｗ２を入力して共有メモリにアクセスする
アクセス信号ｔを発生するタイミング生成回路を具え、
該アクセス信号ｔは、ＣＰＵ系統の信号からＤＭＡＣ系
統の信号への切替時に、少なくともＤＭＡＣの起動する
前後の１クロック期間は、ＣＰＵのクロックｃ１に同期
して停止するように構成したものである。
ス・コントローラＤＭＡＣが、ＣＰＵと共存するメモリ
或いは入出力装置Ｉ１０に対してアクセスするアクセス
タイミングをＩＵ 御するメモリアクセス制御回路に関
し、 非同期のＤＭＡＣが共有メモリにアクセスする時、その
切替がＣＰＵのアクセスに擬似的に同期して、共有メモ
リの読出し／書込み動作がマージンを持つで正しく行わ
れることを目的とし、 ＤＭＡＣの起動時に、ＤＭＡＣのクロックＣ２をＣＰＵ
のクロックｃ１により制御してＤＭＡＣのクロックｃ２
の１クロツタ期間だけ停止する制御信号ＳＥＬを発生し
、ＣＰＵからのクロックｃｌと読出し書込み信号Ｒ／Ｗ
ｌを、ＤＭＡＣからのクロックＣ２と読出し書込み信号
Ｒ／Ｗ２に切替えてアクセスクロックｃ２． Ｒ／Ｗ２
を出力するクロック系切替回路と、該アクセスクロック
ｃ２． Ｒ／Ｗ２を入力して共有メモリにアクセスする
アクセス信号ｔを発生するタイミング生成回路を具え、
該アクセス信号ｔは、ＣＰＵ系統の信号からＤＭＡＣ系
統の信号への切替時に、少なくともＤＭＡＣの起動する
前後の１クロック期間は、ＣＰＵのクロックｃ１に同期
して停止するように構成したものである。
〔産業上の利用分野〕
本発明は、あるＣＰＵシステムにおいて、ＣＰＵと非同
期に動作するダイレクト・メモリ・アクセス・コントロ
ーラＤＭＡＣが、ＣＰＵと共有するメモリ或いは入出力
装置Ｉ１０に対してアクセスするアクセスタイミングを
制御するメモリアクセス制御回路に関するもので、非同
期動作のＤＭＡＣがメモリにアクセスする時、その切替
がＣＰＵのアクセスに擬似的に同期して、上記の共有メ
モリ或いはＩｌｏの読出し／書込み動作がマージンを持
って正しく行われることを保証することが望まれている
。
期に動作するダイレクト・メモリ・アクセス・コントロ
ーラＤＭＡＣが、ＣＰＵと共有するメモリ或いは入出力
装置Ｉ１０に対してアクセスするアクセスタイミングを
制御するメモリアクセス制御回路に関するもので、非同
期動作のＤＭＡＣがメモリにアクセスする時、その切替
がＣＰＵのアクセスに擬似的に同期して、上記の共有メ
モリ或いはＩｌｏの読出し／書込み動作がマージンを持
って正しく行われることを保証することが望まれている
。
従来のメモリアクセス制御回路は、第５図に示ず如＜
、ＣＰＵ ＩＯＡと、ＣＰＵ ＩＯＡと非同期に動作す
るＤＭＡＣ２０Ａがそれぞれ独立のクロックを使用して
システムの共有メモリ或いはＴ１０３０Ａにアクセスす
る場合に、非同期のＤＭＡＣ２０Ａの他にＣＰＵ ＩＯ
Ａと同期して動作するもう１個のＤＭＡＣ４０Ａと、該
同期ＤＭＡＣ４０Ａと前記非同期のＤＭＡＣ２ＯＡの間
及び該同期ＤＭＡＣ４０Ａ又はＣＰＵ １０八とメモリ
３０Ａの間の転送データを一時格納し中継するバッファ
レジスタ５０Ａを設けている。
、ＣＰＵ ＩＯＡと、ＣＰＵ ＩＯＡと非同期に動作す
るＤＭＡＣ２０Ａがそれぞれ独立のクロックを使用して
システムの共有メモリ或いはＴ１０３０Ａにアクセスす
る場合に、非同期のＤＭＡＣ２０Ａの他にＣＰＵ ＩＯ
Ａと同期して動作するもう１個のＤＭＡＣ４０Ａと、該
同期ＤＭＡＣ４０Ａと前記非同期のＤＭＡＣ２ＯＡの間
及び該同期ＤＭＡＣ４０Ａ又はＣＰＵ １０八とメモリ
３０Ａの間の転送データを一時格納し中継するバッファ
レジスタ５０Ａを設けている。
従来のメモリアクセス制御回路は、上述の如く、ＣＰＵ
ＩＯＡと非同期に動作するＤＭＡＣ２ＯＡが、システ
ム上の共有メモリ３０Ａに対してデータを読出し書込む
場合に、ＣＰＵ ＩＯＡと同期して動作するもう１個の
ＤＭＡＣ４０Ａと転送データを一時格納するバッファレ
ジスタ５０Ａを仲介して行っているので、データの転送
に伴うアドレスコードの送受などで回路規模が大きくな
りコスト高になるという問題があり、それを避けようと
してＣＰＵ ＩＯＡ と非同期のＤＭＡＣ２ＯＡを直接
に共有メモリ３０にアクセスさせると、それぞれ独立の
クロックを使用しているので、共有のメモリ３０Ａの読
出し／書込みが正しく行われる保証が無いという問題が
ある。
ＩＯＡと非同期に動作するＤＭＡＣ２ＯＡが、システ
ム上の共有メモリ３０Ａに対してデータを読出し書込む
場合に、ＣＰＵ ＩＯＡと同期して動作するもう１個の
ＤＭＡＣ４０Ａと転送データを一時格納するバッファレ
ジスタ５０Ａを仲介して行っているので、データの転送
に伴うアドレスコードの送受などで回路規模が大きくな
りコスト高になるという問題があり、それを避けようと
してＣＰＵ ＩＯＡ と非同期のＤＭＡＣ２ＯＡを直接
に共有メモリ３０にアクセスさせると、それぞれ独立の
クロックを使用しているので、共有のメモリ３０Ａの読
出し／書込みが正しく行われる保証が無いという問題が
ある。
この問題は、メモリ３０に対するＣＰＵ １０のアクセ
スから非同期のＤＭＡＣ２０のアクセスに切替える場合
に、クロック系切替回路１において、ＤＭＡＣ２０のク
ロックｃ２をＣＰＵ １０のクロックｃｌにより制御し
てクロックｃ２の１クロック相当期間だけ停止する制御
信号ＳＥＬを発生し、該制御信号ＳＥＬによりＣＰＵ
１０からのクロックｃ１と読出し／書込み信号Ｒ／訂を
、ＤＭＡＣ２０からのクロックｃ２と読出し／書込み信
号Ｒ／Ｗ２に切り替えて出力する。そしてタイミング生
成回路２において前記クロック系切替回路１の出力のア
クセスクロックｃ２と読出し／書込み信号Ｒ／Ｗ２によ
り、メモリ或いはＩｌｏ ３０に対するアクセス信号ｔ
を発生して、ＣＰＵ １０系のアクセス信号ｔ１からＤ
ＭＡＣ２０系のアクセス信号ｔ２への切替えが、少なく
とも非同期のＤＭＡＣ２０が起動する前後の１クロック
分はＣＰＵ １０のクロックｃ１に同期して停止するよ
うにして、メモリ３０に対する読出し／書込み動作が保
証されるようにする本発明の構成によって解決される。
スから非同期のＤＭＡＣ２０のアクセスに切替える場合
に、クロック系切替回路１において、ＤＭＡＣ２０のク
ロックｃ２をＣＰＵ １０のクロックｃｌにより制御し
てクロックｃ２の１クロック相当期間だけ停止する制御
信号ＳＥＬを発生し、該制御信号ＳＥＬによりＣＰＵ
１０からのクロックｃ１と読出し／書込み信号Ｒ／訂を
、ＤＭＡＣ２０からのクロックｃ２と読出し／書込み信
号Ｒ／Ｗ２に切り替えて出力する。そしてタイミング生
成回路２において前記クロック系切替回路１の出力のア
クセスクロックｃ２と読出し／書込み信号Ｒ／Ｗ２によ
り、メモリ或いはＩｌｏ ３０に対するアクセス信号ｔ
を発生して、ＣＰＵ １０系のアクセス信号ｔ１からＤ
ＭＡＣ２０系のアクセス信号ｔ２への切替えが、少なく
とも非同期のＤＭＡＣ２０が起動する前後の１クロック
分はＣＰＵ １０のクロックｃ１に同期して停止するよ
うにして、メモリ３０に対する読出し／書込み動作が保
証されるようにする本発明の構成によって解決される。
本発明のメモリアクセス制御回路の構成を示す第１図の
原理図において、 １は、非同期のＤＭＡＣ２０の起動時に、ｃｐｕ ｉｏ
のクロックｃ１をＤＭＡＣ２０のクロックｃ２により制
御卸して、クロックｃ２の１クロック期間だけ停止する
制御信号ＳＥＬを発生し、前記ＣＰＵ １０からのクロ
ックｃｌ。
原理図において、 １は、非同期のＤＭＡＣ２０の起動時に、ｃｐｕ ｉｏ
のクロックｃ１をＤＭＡＣ２０のクロックｃ２により制
御卸して、クロックｃ２の１クロック期間だけ停止する
制御信号ＳＥＬを発生し、前記ＣＰＵ １０からのクロ
ックｃｌ。
読出し／書込み信号Ｒ／Ｗｌを、ＤＭＡＣ２０からのク
ロツクｃ２．読出し／書込み信号Ｒ／Ｗ２に切替えて出
力するクロック系切替回路、 ２は、クロック系切替回路１の出力のアクセスクロック
ｃ３と読出し／書込み信号ＲｈＪ２により、ＣＰＵ１０
とＤＭＡＣ２０の共用のメモリ３０にアクセスするアク
セス信号ｔを発生するタイミング生成回路であって、 タイミング生成回路２の出力ｔのＣＰＵ １０系統のア
クセス信号ｔ１からＤＭＡＣ２０系統のアクセス信号ｔ
２への切替は、少なくともＤＭＡＣ２０の起動する前後
の１クロック分はＣＰＵ １０のクロックｃ１と同期し
て停止するように構成する。
ロツクｃ２．読出し／書込み信号Ｒ／Ｗ２に切替えて出
力するクロック系切替回路、 ２は、クロック系切替回路１の出力のアクセスクロック
ｃ３と読出し／書込み信号ＲｈＪ２により、ＣＰＵ１０
とＤＭＡＣ２０の共用のメモリ３０にアクセスするアク
セス信号ｔを発生するタイミング生成回路であって、 タイミング生成回路２の出力ｔのＣＰＵ １０系統のア
クセス信号ｔ１からＤＭＡＣ２０系統のアクセス信号ｔ
２への切替は、少なくともＤＭＡＣ２０の起動する前後
の１クロック分はＣＰＵ １０のクロックｃ１と同期し
て停止するように構成する。
クロック系切替回路１は、非同期のＤＭＡＣ２０の起動
時に、ＣＰＵ１０のクロックｃ１をＤＭＡＣ２０のクロ
ックｃ２により制御して、クロックｃ２の１クロック期
間だけ停止する制御信号ＳＥＬを発生し、前記ｃｐＵ
１０からのクロックｃｌ、読出し／書込み信号Ｒ／Ｗｌ
を、ＤＭＡＣ２０からのクロックｃ２＋ ｉｆｔ出し／
書込み信号Ｒ／Ｗ２に切替えてタイミング生成回路２へ
出力する。
時に、ＣＰＵ１０のクロックｃ１をＤＭＡＣ２０のクロ
ックｃ２により制御して、クロックｃ２の１クロック期
間だけ停止する制御信号ＳＥＬを発生し、前記ｃｐＵ
１０からのクロックｃｌ、読出し／書込み信号Ｒ／Ｗｌ
を、ＤＭＡＣ２０からのクロックｃ２＋ ｉｆｔ出し／
書込み信号Ｒ／Ｗ２に切替えてタイミング生成回路２へ
出力する。
タイミング生成回路２は、クロック系切替回路１の出力
のアクセスクロックＣ２と読出し／書込み信号Ｒ／Ｗ２
を入力して、ＤＭＡＣ２０の起動時の前後の１クロック
分はＣＰＵ １０のクロックｃ１と同期するアクセス信
号ｔを発生して共用のメモリ３０へ出力する。
のアクセスクロックＣ２と読出し／書込み信号Ｒ／Ｗ２
を入力して、ＤＭＡＣ２０の起動時の前後の１クロック
分はＣＰＵ １０のクロックｃ１と同期するアクセス信
号ｔを発生して共用のメモリ３０へ出力する。
本発明のメモリアクセス制御回路は、タイミング生成回
路２の出力のアクセス信号ｔの、ＣＰＵ １０系統のア
クセス信号ｔ１からＤＭＡＣ２０系統のアクセス信号ｔ
２への切替が、ＤＭＡＣ２０の起動時の前後の少なくと
も１クロック分はｃｐｕ ｉｏのクロックｃ１と同期し
て停止するので、共用のメモリ３０の読出し／書込み動
作が保証されて問題は解決される。
路２の出力のアクセス信号ｔの、ＣＰＵ １０系統のア
クセス信号ｔ１からＤＭＡＣ２０系統のアクセス信号ｔ
２への切替が、ＤＭＡＣ２０の起動時の前後の少なくと
も１クロック分はｃｐｕ ｉｏのクロックｃ１と同期し
て停止するので、共用のメモリ３０の読出し／書込み動
作が保証されて問題は解決される。
第２図は本発明の実施例のメモリアクセス制御回路の構
成を示すブロック図であって、第３図はその動作を説明
するためのメモリアクセスのタイムチャートであり、第
４図はそのクロック系切替動作のタイムチャートである
。
成を示すブロック図であって、第３図はその動作を説明
するためのメモリアクセスのタイムチャートであり、第
４図はそのクロック系切替動作のタイムチャートである
。
第２図のブロック図において、ＣＰＵ １０はＩＣのＭ
Ｂ８８６１１０１とＭＢ８８６７１０２とバッファ１０
３で構成され、非同期のＤＭＡＣ２０はＩＣのＨＤ６８
Ｂ４４２０１とクロック発振器２０２で構成される。
Ｂ８８６１１０１とＭＢ８８６７１０２とバッファ１０
３で構成され、非同期のＤＭＡＣ２０はＩＣのＨＤ６８
Ｂ４４２０１とクロック発振器２０２で構成される。
ＣＰＵ １０のＭＢ８８６１１０１のアドレスＡＩ５〜
ＡＯとデータＤｏ −Ｄ７は、ＣＰＵ １０のクロック
ｃ１により出力される制御信号ＶＭＡに駆動されるバッ
ファ１０３を介して、ＤＭＡＣ２０のＭＢ８８６１２０
１のアドレスＡＩ５〜ＡＯとデータＤｏ −Ｄ７に相互
接続される。
ＡＯとデータＤｏ −Ｄ７は、ＣＰＵ １０のクロック
ｃ１により出力される制御信号ＶＭＡに駆動されるバッ
ファ１０３を介して、ＤＭＡＣ２０のＭＢ８８６１２０
１のアドレスＡＩ５〜ＡＯとデータＤｏ −Ｄ７に相互
接続される。
クロック系切替回路１はフリップフロップ１１゜セレク
タ１２．アンドゲート１３で構成され、フリップフロッ
プ１１は、ＤＭＡＣ２０の起動時に、ＤＭＡＣ２０のク
ロックｃ２によりＭＢ８８６１２０１から出力される制
御信号ＤＲＱＴと、ＣＰＵ １０からのクロックＣ１に
よりＭＢ８８６７１０２から出力される制御信号ＭＣＬ
Ｋとを入力して、その出力をＭＢ８８６７１０２のＲ−
１２ＥＱに入力する。ＣＰＵ １０のＭＢ８８６７１０
２のＲ−ＲＥＱに入力したＤＭＡＣ２０への切替の要求
信号は 許可信号Ｒ・Ｇｌ？ＮＴとして［１ＭＡＣ２０
へ出力され、ＤＰＩＡＣ２０の肝８８６１２０１の許可
信号Ｄ −ＧＲＮＴとして入力される。
タ１２．アンドゲート１３で構成され、フリップフロッ
プ１１は、ＤＭＡＣ２０の起動時に、ＤＭＡＣ２０のク
ロックｃ２によりＭＢ８８６１２０１から出力される制
御信号ＤＲＱＴと、ＣＰＵ １０からのクロックＣ１に
よりＭＢ８８６７１０２から出力される制御信号ＭＣＬ
Ｋとを入力して、その出力をＭＢ８８６７１０２のＲ−
１２ＥＱに入力する。ＣＰＵ １０のＭＢ８８６７１０
２のＲ−ＲＥＱに入力したＤＭＡＣ２０への切替の要求
信号は 許可信号Ｒ・Ｇｌ？ＮＴとして［１ＭＡＣ２０
へ出力され、ＤＰＩＡＣ２０の肝８８６１２０１の許可
信号Ｄ −ＧＲＮＴとして入力される。
ＭＩＩ ８８６１２０１のＤ −ＧＲＮＴとして入力さ
れた信号はＭＢ ８８６１２０１の内部で１クロツク遅
延されＴｘＳＴＢから出力されセレクタ１２のＳ端子に
選択信号ＳＥＬとして入力する。
れた信号はＭＢ ８８６１２０１の内部で１クロツク遅
延されＴｘＳＴＢから出力されセレクタ１２のＳ端子に
選択信号ＳＥＬとして入力する。
セレクタ１２は、ＴｘＳＴＢからＳ端子に入力した選択
信号ＳＥＬにより、入力端子ＩＡに入力するＣＰＵ １
０のクロックｃ１に相当するＭ８８８６７１０２の信号
ＭＣＬＫと、入力端子ＩＢに入力するＤＭＡＣ２０のク
ロックｃ２に相当するＭＢ８８６１２０１の信号Φ２Ｄ
ＭＡを選択して信号Φ２ＤＭＡヲ、セレクタ１２の出力
端子ＩＹからアクセスクロックｃ２としてタイミング生
成部３へ出力し、又入力端子２Ａに入力するＣＰＵ １
０の読出し／書込み信号Ｒ／Ｗｌと、入力端子２Ｂに入
力するＤＭＡＣ２０の読出し／書込み信号Ｒ／Ｗ２とを
選択してＤＭＡＣ２０の読出し／書込み信号Ｒ／Ｗ２を
、セレクタ１２の出力端子２Ｙからアクセス用読出し／
書込み信号としてタイミング生成部３へ出力する。アン
ドゲート１３は、ＣＰＵ １０のＭＢ８８６１１０１（
７）ＶＢＡ出力 ノ反転（ｉ号と、ＤＭＭＣ２０のＭｎ
８８６１２０１のＴｘＳＴＢ出力 をアンド処理してセ
レクタ１２のイネーブル／ディスイネーブル端子Ｇに入
力する。
信号ＳＥＬにより、入力端子ＩＡに入力するＣＰＵ １
０のクロックｃ１に相当するＭ８８８６７１０２の信号
ＭＣＬＫと、入力端子ＩＢに入力するＤＭＡＣ２０のク
ロックｃ２に相当するＭＢ８８６１２０１の信号Φ２Ｄ
ＭＡを選択して信号Φ２ＤＭＡヲ、セレクタ１２の出力
端子ＩＹからアクセスクロックｃ２としてタイミング生
成部３へ出力し、又入力端子２Ａに入力するＣＰＵ １
０の読出し／書込み信号Ｒ／Ｗｌと、入力端子２Ｂに入
力するＤＭＡＣ２０の読出し／書込み信号Ｒ／Ｗ２とを
選択してＤＭＡＣ２０の読出し／書込み信号Ｒ／Ｗ２を
、セレクタ１２の出力端子２Ｙからアクセス用読出し／
書込み信号としてタイミング生成部３へ出力する。アン
ドゲート１３は、ＣＰＵ １０のＭＢ８８６１１０１（
７）ＶＢＡ出力 ノ反転（ｉ号と、ＤＭＭＣ２０のＭｎ
８８６１２０１のＴｘＳＴＢ出力 をアンド処理してセ
レクタ１２のイネーブル／ディスイネーブル端子Ｇに入
力する。
タイミング生成回路３は、セレクタ１２からのアクセス
クロックＣ２と、アクセスリード／ライト信号Ｒ／Ｗ２
、即ち第３図のタイムチャートの■アクセスクロック
と■アクセス信号Ｗを入力し、メモリ３０へのアクセス
のタイミングを与えるアクセス信号ｔとして、縦横のア
ドレスを規定する■ＲＡＳと■ＣＡＳと、読出し／書込
みを規定する■ＷＥを発生してメモリ３０へ出力する。
クロックＣ２と、アクセスリード／ライト信号Ｒ／Ｗ２
、即ち第３図のタイムチャートの■アクセスクロック
と■アクセス信号Ｗを入力し、メモリ３０へのアクセス
のタイミングを与えるアクセス信号ｔとして、縦横のア
ドレスを規定する■ＲＡＳと■ＣＡＳと、読出し／書込
みを規定する■ＷＥを発生してメモリ３０へ出力する。
メモリ３０は、ダイナミックＲＡＭ ３０１とアドレス
デコーダ３０２で構成され、ダイナミックＲＡＭ ３０
１は、ＣＰＵ １０のＭｎ８８６１１０１ とＤＭＡＣ
２０のＭｎ８８６１２０１の出力バスのアドレス符号■
ＡＤＲＥＳＳをアドレスデコーダ３０２で復号してダイ
ナミックＲＡＭ ３０１にチップセレクト信号■Ｃ３と
して入力す為。
デコーダ３０２で構成され、ダイナミックＲＡＭ ３０
１は、ＣＰＵ １０のＭｎ８８６１１０１ とＤＭＡＣ
２０のＭｎ８８６１２０１の出力バスのアドレス符号■
ＡＤＲＥＳＳをアドレスデコーダ３０２で復号してダイ
ナミックＲＡＭ ３０１にチップセレクト信号■Ｃ３と
して入力す為。
メモリ３０のダイナミックＲＡＭ ３０１は、チップセ
レクト信号■Ｃ８とタイミング生成回路３からのアドレ
ス信号ｔのうち■ＲＡＳによりメモリの横方向の列デー
タの位置を規定し、■ＣＡＳによりメモリの縦方向の行
データの位置を規定する。そして■ＷＥによりデータ■
ＤＡＴＡを上記の規定されたアドレス位置に書込み／続
出する。
レクト信号■Ｃ８とタイミング生成回路３からのアドレ
ス信号ｔのうち■ＲＡＳによりメモリの横方向の列デー
タの位置を規定し、■ＣＡＳによりメモリの縦方向の行
データの位置を規定する。そして■ＷＥによりデータ■
ＤＡＴＡを上記の規定されたアドレス位置に書込み／続
出する。
第３図は上述のＤＭＡＣ２０のメモリ３０へのアクセス
のタイミングを示しており、タイミング生成回路２の出
力の■アクセスクロックに同期してメモリ３０への書込
み／読出しの１サイクルの終了する様子を示している。
のタイミングを示しており、タイミング生成回路２の出
力の■アクセスクロックに同期してメモリ３０への書込
み／読出しの１サイクルの終了する様子を示している。
第４図は第２図のＣＰＵ １０とＤＭＡＣ２０のクロッ
ク系の切替タイミングの詳細を示すタイムチャー１・で
あって、いま、第２図のブロック図において、ＣＰＵ
１０が使用中のメモリ３０に対し、ＤＭＡＣ２０がアク
セスしようとすると、ＤＭ八へ系２０の■ＤＲＯＴ力く
フリッププロップ１１へ出力され、ＣＰＵ系１０の■Ｍ
ＣＬＫの立下りと立上りにより要求信号■Ｒ−ＲＥＱと
してフリップフロップ１１からＣＰＵ系１０へ伝わる。
ク系の切替タイミングの詳細を示すタイムチャー１・で
あって、いま、第２図のブロック図において、ＣＰＵ
１０が使用中のメモリ３０に対し、ＤＭＡＣ２０がアク
セスしようとすると、ＤＭ八へ系２０の■ＤＲＯＴ力く
フリッププロップ１１へ出力され、ＣＰＵ系１０の■Ｍ
ＣＬＫの立下りと立上りにより要求信号■Ｒ−ＲＥＱと
してフリップフロップ１１からＣＰＵ系１０へ伝わる。
ＣＰＵ系１０の■ＭＣＬＫの次の立下りにより許可信号
■Ｒ−ＧＲＮＴ出力が、そのままＤＭＡＣ系２０の■Ｄ
−ＧＩ？ＮＴへ入力されると同時に、ＣＰＵ系１０は
■Ｒ／Ｈに示す如くその書込み／読出し動作を停止し、
その瞬間にクロック切替回路１のセレクタ１２はアンド
ゲート１３の出力＠ｌＧによりディスイネーブルされる
。
■Ｒ−ＧＲＮＴ出力が、そのままＤＭＡＣ系２０の■Ｄ
−ＧＩ？ＮＴへ入力されると同時に、ＣＰＵ系１０は
■Ｒ／Ｈに示す如くその書込み／読出し動作を停止し、
その瞬間にクロック切替回路１のセレクタ１２はアンド
ゲート１３の出力＠ｌＧによりディスイネーブルされる
。
そしてＤＭＡＣ系２０がメモリ３０へのアドレスとデー
タのバスを獲得し、又自分のタイミングに従ってＴｘＳ
ＴＢを選択信号ＳＥＬとしてセレクタ１２へ出力しメモ
リアクセスに入る。その時、セレクタ１２もアンドゲー
ト１３によりイネーブルされ、且つ入力Ｓ［相］の論理
レベルがＨであるので、Ｂポートすなわち入力ＩＢのＤ
ＭＡＣ系２０のクロックｃ２と入力２ＢのＲ／Ｗ信号Ｒ
／Ｗ２が、アクセス信号としてセレクタ１２の出力端Ｉ
Ｙ、２Ｙからメモリ３０のダイナミックＲＡＭ ３０１
へ出力される。
タのバスを獲得し、又自分のタイミングに従ってＴｘＳ
ＴＢを選択信号ＳＥＬとしてセレクタ１２へ出力しメモ
リアクセスに入る。その時、セレクタ１２もアンドゲー
ト１３によりイネーブルされ、且つ入力Ｓ［相］の論理
レベルがＨであるので、Ｂポートすなわち入力ＩＢのＤ
ＭＡＣ系２０のクロックｃ２と入力２ＢのＲ／Ｗ信号Ｒ
／Ｗ２が、アクセス信号としてセレクタ１２の出力端Ｉ
Ｙ、２Ｙからメモリ３０のダイナミックＲＡＭ ３０１
へ出力される。
ＤＪ’ｌＡＣ系２０は、第２０のタイムチャートに従っ
たアクセスを行うが、その終了後は、その出力の■ＤＲ
ＱＴを無効にして立ち上がる。すると、ＣＰＵ系１０の
■ＭＣＬＫの立下りと立上りにより■Ｒ−ＲＥＱが無効
となり立ち上がる。■ＭＣＬＫの次の立下りにより■Ｖ
ＭＡの右端に示す如く、再度ＣＰＵ系１０がメモリアク
セスの権利を有する。
たアクセスを行うが、その終了後は、その出力の■ＤＲ
ＱＴを無効にして立ち上がる。すると、ＣＰＵ系１０の
■ＭＣＬＫの立下りと立上りにより■Ｒ−ＲＥＱが無効
となり立ち上がる。■ＭＣＬＫの次の立下りにより■Ｖ
ＭＡの右端に示す如く、再度ＣＰＵ系１０がメモリアク
セスの権利を有する。
第４図のセレクタ１２の入力と出力の関係は、入力が非
同期のＤＭＡＣ系２０からの入力である場合にも、その
出力は、メモリアクセスの第３図に示す如きタイミング
を全く損なうことなく出力されるので見掛は上ＣＰＵ
１０のクロックに同期がとれて問題が無い。
同期のＤＭＡＣ系２０からの入力である場合にも、その
出力は、メモリアクセスの第３図に示す如きタイミング
を全く損なうことなく出力されるので見掛は上ＣＰＵ
１０のクロックに同期がとれて問題が無い。
以上説明した如く、本発明によれば、ＣＰＵと非同期の
ＤＭＡＣが、両者に共通のメモリや入出力装置にアクセ
スする場合に見掛上、同期がとれるようになり、且つ少
ない数の回路で構成され充分なマージンを持って動作す
ることを可能とする効果が得られる。
ＤＭＡＣが、両者に共通のメモリや入出力装置にアクセ
スする場合に見掛上、同期がとれるようになり、且つ少
ない数の回路で構成され充分なマージンを持って動作す
ることを可能とする効果が得られる。
第１図は本発明のメモリアクセス制御回路の構成を示す
原理図、 第２図は本発明のメモリアクセス制御回路の動作を説明
するための原理タイムチャート、第３図は本発明の実施
例のメモリアクセス制御回路の構成を示すブロック図、 第４図、第５図は本発明の実施例の動作を説明するため
のタイムチャート、 第６図は従来のメモリアクセス制御回路のブロック図で
ある。 図において、 １はクロック系切替回路、 １１はフリップフロップ、 １２はセレクタ、 １３はアンドゲート、 ２はタイミング生成回路、 １０はＣＰＵ 、２０はＤＭＡＣ，３０はメモリである
。 ｅＯ■Ｏ○○ＯＯ
原理図、 第２図は本発明のメモリアクセス制御回路の動作を説明
するための原理タイムチャート、第３図は本発明の実施
例のメモリアクセス制御回路の構成を示すブロック図、 第４図、第５図は本発明の実施例の動作を説明するため
のタイムチャート、 第６図は従来のメモリアクセス制御回路のブロック図で
ある。 図において、 １はクロック系切替回路、 １１はフリップフロップ、 １２はセレクタ、 １３はアンドゲート、 ２はタイミング生成回路、 １０はＣＰＵ 、２０はＤＭＡＣ，３０はメモリである
。 ｅＯ■Ｏ○○ＯＯ
Claims (1)
- 【特許請求の範囲】 プロセッサＣＰＵ（１０）と非同期に動作するダイレク
トメモリアクセスコントローラＤＭＡＣ（２０）が前記
ＣＰＵ（１０）と共有するメモリ（３０）にアクセスし
てデータを読出し書込むメモリアクセス制御回路におい
て、 該ＤＭＡＣ（２０）の起動時に、ＤＭＡＣ（２０）のク
ロック（ｃ２）をＣＰＵ（１０）のクロック（ｃ１）に
より制御して該ＤＭＡＣ（２０）のクロック（ｃ２）の
１クロック期間だけ停止する制御信号（ＳＥＬ）を発生
し該ＣＰＵ（１０）からのクロック（ｃ１）と読出し書
込み信号（Ｒ／Ｗ１）を、前記ＤＭＡＣ（２０）からの
クロック（ｃ２）と読出し書込み信号（Ｒ／Ｗ２）に切
替えてアクセスクロック（ｃ２、Ｒ／Ｗ２）を出力する
クロック系切替回路（１）と、 該クロック系切替回路（１）の出力のアクセスクロック
（ｃ２、Ｒ／Ｗ２）を入力して前記メモリ（３０）にア
クセスするタイミングを与えるアクセス信号（ｔ）を発
生するタイミング生成回路（２）を具え、該タイミング
生成回路（２）の出力のアクセス信号（ｔ）は、該ＣＰ
Ｕ（１０）系統の信号（ｔ１）から該ＤＭＡＣ（２０）
系統の信号（ｔ２）への切替時に、少なくとも該ＤＭＡ
Ｃ（２０）の起動する前後の１クロック期間は、該ＣＰ
Ｕ（１０）のクロック（ｃ１）と同期して停止すること
を特徴としたメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32613287A JPH01166155A (ja) | 1987-12-22 | 1987-12-22 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32613287A JPH01166155A (ja) | 1987-12-22 | 1987-12-22 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166155A true JPH01166155A (ja) | 1989-06-30 |
Family
ID=18184418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32613287A Pending JPH01166155A (ja) | 1987-12-22 | 1987-12-22 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127870A (en) * | 1997-07-29 | 2000-10-03 | Matsushita Electric Works, Ltd. | Output delay circuit |
| JP2009181203A (ja) * | 2008-01-29 | 2009-08-13 | Mitsubishi Electric Corp | バス調停装置 |
-
1987
- 1987-12-22 JP JP32613287A patent/JPH01166155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127870A (en) * | 1997-07-29 | 2000-10-03 | Matsushita Electric Works, Ltd. | Output delay circuit |
| JP2009181203A (ja) * | 2008-01-29 | 2009-08-13 | Mitsubishi Electric Corp | バス調停装置 |
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