JPH05197612A - データ・アクセス回路 - Google Patents
データ・アクセス回路Info
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- JPH05197612A JPH05197612A JP886292A JP886292A JPH05197612A JP H05197612 A JPH05197612 A JP H05197612A JP 886292 A JP886292 A JP 886292A JP 886292 A JP886292 A JP 886292A JP H05197612 A JPH05197612 A JP H05197612A
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- 238000010586 diagram Methods 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】任意のバス幅を持つデータ用データバスとアド
レス指定用アドレスバスと持つデータアクセス回路にお
いて、データ長がデータバス幅を越えるデータアクセス
を実行する場合、データ領域が連続したアドレス空間で
あるにも関わらず、アドレス指定が毎アクセス時に必要
でバス幅で転送速度が制限されていた。そこで、バスの
有効活用を行うデータアスセス回路を提供すること。 【構成】アドレス生成／切換え回路６をアドレスバス２
と記憶装置４に接続し、ＣＰＵ１から出力するアクセス
制御信号７を前記アドレス生成／切換え回路６と記憶装
置４に入力して制御することにより、アドレスバス２と
データバス３にデータをリード／ライトする。
レス指定用アドレスバスと持つデータアクセス回路にお
いて、データ長がデータバス幅を越えるデータアクセス
を実行する場合、データ領域が連続したアドレス空間で
あるにも関わらず、アドレス指定が毎アクセス時に必要
でバス幅で転送速度が制限されていた。そこで、バスの
有効活用を行うデータアスセス回路を提供すること。 【構成】アドレス生成／切換え回路６をアドレスバス２
と記憶装置４に接続し、ＣＰＵ１から出力するアクセス
制御信号７を前記アドレス生成／切換え回路６と記憶装
置４に入力して制御することにより、アドレスバス２と
データバス３にデータをリード／ライトする。
Description
【０００１】
【産業上の利用分野】本発明はデータ・アクセス回路に
関し、特にマイクロコンピュータ等のバスを用いたデー
タ・アクセス回路に関する。
関し、特にマイクロコンピュータ等のバスを用いたデー
タ・アクセス回路に関する。
【０００２】
【従来の技術】従来のデータ・アクセス回路の１例とし
て、図５にマイクロコンピュータのブロック図を示す。
て、図５にマイクロコンピュータのブロック図を示す。
【０００３】図５において、ＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１は、アドレスバス
２，データバス３を介して、記憶装置４にアクセスす
る。アドレスバス２は、ＣＰＵ１が記憶装置４をアクセ
スする際にアドレス情報を転送する。データバス３は、
ＣＰＵ１が記憶装置４をアクセスする際にデータ情報を
転送する。
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１は、アドレスバス
２，データバス３を介して、記憶装置４にアクセスす
る。アドレスバス２は、ＣＰＵ１が記憶装置４をアクセ
スする際にアドレス情報を転送する。データバス３は、
ＣＰＵ１が記憶装置４をアクセスする際にデータ情報を
転送する。
【０００４】アドレスデコーダ５は、アドレスバス２か
らのアドレス情報を入力とし、記憶装置４のアドレスを
指定する。アドレスバス２，データバス３は共に３２ビ
ット幅である。
らのアドレス情報を入力とし、記憶装置４のアドレスを
指定する。アドレスバス２，データバス３は共に３２ビ
ット幅である。
【０００５】次に動作について説明する。記憶装置４に
アクセスが行われる場合、ＣＰＵ１がアドレスバス２１
にアドレスデータを出力する。アドレスデコーダ５はア
ドレスバス２からアドレスデータを所定のタイミングで
取り込む、デコード出力により、記憶装置４の所定の記
憶データ領域が選択されて、データバス３よりデータを
リード／ライトする。データバス３に対するリード／ラ
イトも所定のタイミングで行われ、ＣＰＵ１のレジスタ
や記憶装置４の所定の記憶データ領域にデータが書き込
まれて、１回のデータアクセスが終了し、次のアクセス
時も同様な手順を繰り返すことで、サクセスが実行され
る。
アクセスが行われる場合、ＣＰＵ１がアドレスバス２１
にアドレスデータを出力する。アドレスデコーダ５はア
ドレスバス２からアドレスデータを所定のタイミングで
取り込む、デコード出力により、記憶装置４の所定の記
憶データ領域が選択されて、データバス３よりデータを
リード／ライトする。データバス３に対するリード／ラ
イトも所定のタイミングで行われ、ＣＰＵ１のレジスタ
や記憶装置４の所定の記憶データ領域にデータが書き込
まれて、１回のデータアクセスが終了し、次のアクセス
時も同様な手順を繰り返すことで、サクセスが実行され
る。
【０００６】
【発明が解決しようとする課題】この従来例で示される
データ・アクセス回路では、必ずアドレスバスでアクセ
ス先を指定し、そこでデータバスにデータのリード／ラ
イトが行われる。例えば、データとしてデータ長が３２
ビット以上のビット長を持つデータ（倍精度浮動小数点
＝６４ビット等）をアクセスする場合、データのアクセ
ス領域が連続したアドレスで示されるのにも関わらず、
ＣＰＵ１がアドレス指定をアクセスする度に行う必要が
あり、しかも一度のアクセスで３２ビットのデータしか
アクセス出来ないので、倍精度浮動小数点データの様な
６４ビットデータをアクセスする際、リード／ライトサ
イクルが２回分必要で、時間がかかるという欠点があっ
た。
データ・アクセス回路では、必ずアドレスバスでアクセ
ス先を指定し、そこでデータバスにデータのリード／ラ
イトが行われる。例えば、データとしてデータ長が３２
ビット以上のビット長を持つデータ（倍精度浮動小数点
＝６４ビット等）をアクセスする場合、データのアクセ
ス領域が連続したアドレスで示されるのにも関わらず、
ＣＰＵ１がアドレス指定をアクセスする度に行う必要が
あり、しかも一度のアクセスで３２ビットのデータしか
アクセス出来ないので、倍精度浮動小数点データの様な
６４ビットデータをアクセスする際、リード／ライトサ
イクルが２回分必要で、時間がかかるという欠点があっ
た。
【０００７】よって本発明の目的は、前記欠点を解決
し、データ長がデータバス幅を越えるデータのアクセス
も効率良く実行して、アクセス時間を短縮出来るように
したデータ・アドレス回路を提供することにある。
し、データ長がデータバス幅を越えるデータのアクセス
も効率良く実行して、アクセス時間を短縮出来るように
したデータ・アドレス回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のデータ・アクセ
ス回路の構成は、アドレスバスと、データバスと、少な
くとも１つ以上の記憶装置と、任意の連続したデータ領
域のアドレス信号を生成するアドレス形成回路とを備え
たデータ・アクセス回路において、前記記憶装置にアク
セスする際に前記アドレスバスを介し、前記記憶装置の
任意のデータ領域を指定する信号と前記アドレス生成回
路の出力する信号とを切換える切換え手段と、前記アド
レス生成回路のアドレス信号で前記記憶装置をアクセス
する際に前記アドレスバスにデータをリード／ライトす
るアクセス手段とを設けたことを特徴とする。
ス回路の構成は、アドレスバスと、データバスと、少な
くとも１つ以上の記憶装置と、任意の連続したデータ領
域のアドレス信号を生成するアドレス形成回路とを備え
たデータ・アクセス回路において、前記記憶装置にアク
セスする際に前記アドレスバスを介し、前記記憶装置の
任意のデータ領域を指定する信号と前記アドレス生成回
路の出力する信号とを切換える切換え手段と、前記アド
レス生成回路のアドレス信号で前記記憶装置をアクセス
する際に前記アドレスバスにデータをリード／ライトす
るアクセス手段とを設けたことを特徴とする。
【０００９】
【実施例】次に本発明について図面を用いて説明する。
図１は本発明の一実施例のデータ・アクセス回路のブロ
ック図である。
図１は本発明の一実施例のデータ・アクセス回路のブロ
ック図である。
【００１０】図１において、本実施例では、ＣＰＵ１
が、アドレスバス２，データバス３を介して、記憶装置
４にアクセスする。アドレスバス２，データバス３は共
にバス幅が３２ビットである。アドレスバス２は、ＣＰ
Ｕ１が記憶装置４をアクセスする際に、通常はアドレス
情報を転送する。データバス３は、ＣＰＵ１が記憶装置
４をアクセスする際に、データ情報を転送する。
が、アドレスバス２，データバス３を介して、記憶装置
４にアクセスする。アドレスバス２，データバス３は共
にバス幅が３２ビットである。アドレスバス２は、ＣＰ
Ｕ１が記憶装置４をアクセスする際に、通常はアドレス
情報を転送する。データバス３は、ＣＰＵ１が記憶装置
４をアクセスする際に、データ情報を転送する。
【００１１】アドレスデコーダ５は、アドレス生成／切
換え回路６を介して、アドレスバス２からのアドレス情
報を入力して、記憶装置４のアドレスを指定する。ＣＰ
Ｕ１は、アクセス制御信号７を出力し、アドレス生成／
切換え回路６，及び記憶装置４に対して、その動作制御
を行う。
換え回路６を介して、アドレスバス２からのアドレス情
報を入力して、記憶装置４のアドレスを指定する。ＣＰ
Ｕ１は、アクセス制御信号７を出力し、アドレス生成／
切換え回路６，及び記憶装置４に対して、その動作制御
を行う。
【００１２】図２は図１のアドレス生成／切換え回路６
のブロック図である。図２において、アドレスバス２か
らのアドレス信号２′は、アウンタ８とマルチプレクサ
９の入力となっており、マルチプレクサ９は、カウンタ
８の出力とアドレスバス２からのアドレスバス信号２′
について、アクセス制御信号７により、どちらか一方を
選択して出力する。カウンタ８は、同期信号φによって
カウントアップを行う。
のブロック図である。図２において、アドレスバス２か
らのアドレス信号２′は、アウンタ８とマルチプレクサ
９の入力となっており、マルチプレクサ９は、カウンタ
８の出力とアドレスバス２からのアドレスバス信号２′
について、アクセス制御信号７により、どちらか一方を
選択して出力する。カウンタ８は、同期信号φによって
カウントアップを行う。
【００１３】次に動作について説明する。まず、アクセ
ス制御信号７がインアクティブの状態では、記憶装置４
にアクセスする為、ＣＰＵ１がアドレスバス２にアドレ
スデータを出力する。アドレス生成／切換え回路６は、
所定のタイミングでアドレスバス２からアドレスデータ
を取り込み、アドレスデータはそのままアドレスデコー
ダ５に入力されて、アドレスデコーダ５の出力により、
記憶装置４の所定の記憶データ領域が指定されて、デー
タバス３よりデータをリード／ライトする。
ス制御信号７がインアクティブの状態では、記憶装置４
にアクセスする為、ＣＰＵ１がアドレスバス２にアドレ
スデータを出力する。アドレス生成／切換え回路６は、
所定のタイミングでアドレスバス２からアドレスデータ
を取り込み、アドレスデータはそのままアドレスデコー
ダ５に入力されて、アドレスデコーダ５の出力により、
記憶装置４の所定の記憶データ領域が指定されて、デー
タバス３よりデータをリード／ライトする。
【００１４】次に、アクセス制御信号７がアクティブに
なると、まずＣＰＵ１がアドレスバス２にアクセス開始
のアドレス信号を出力し、アドレス生成／切換え回路６
に入力される。アドレス生成／切換え回路６では、カウ
ンタ８にアクセス開始アドレス信号がセットされ、セッ
トしたデータがそのままカウンタ出力としてマルチプレ
クサ９に入力し、マルチプレクサ９はアクセス制御信号
７によってカウンタ８の出力をアドレス情報として、ア
ドレスデコーダ５に入力する。アドレスデコーダ５の出
力で、記憶装置４の所定の記憶データ領域が指定され
て、データバス３とアドレスバス２に対してデータのリ
ード／ライトが行われる。
なると、まずＣＰＵ１がアドレスバス２にアクセス開始
のアドレス信号を出力し、アドレス生成／切換え回路６
に入力される。アドレス生成／切換え回路６では、カウ
ンタ８にアクセス開始アドレス信号がセットされ、セッ
トしたデータがそのままカウンタ出力としてマルチプレ
クサ９に入力し、マルチプレクサ９はアクセス制御信号
７によってカウンタ８の出力をアドレス情報として、ア
ドレスデコーダ５に入力する。アドレスデコーダ５の出
力で、記憶装置４の所定の記憶データ領域が指定され
て、データバス３とアドレスバス２に対してデータのリ
ード／ライトが行われる。
【００１５】アクセス制御信号７がアクティブである期
間、アドレス生成／切換え回路６は順次一定の割合で増
加するアドレス信号を出力する為、ＣＰＵ１は任意のデ
ータ長をアクセスする間（例えば６４ビット長のデータ
なら１サイクる分）制御信号７をアクティブに設定する
ことにより、アドレス信号を出力することなく、アドレ
スバス２とデータバス３よりデータをアクセス出来る。
間、アドレス生成／切換え回路６は順次一定の割合で増
加するアドレス信号を出力する為、ＣＰＵ１は任意のデ
ータ長をアクセスする間（例えば６４ビット長のデータ
なら１サイクる分）制御信号７をアクティブに設定する
ことにより、アドレス信号を出力することなく、アドレ
スバス２とデータバス３よりデータをアクセス出来る。
【００１６】そうして、制御信号７が再びインアクティ
ブとなると、ＣＰＵ１はアドレスバス２にアドレス情報
を出力して、データバス３から記憶装置４に対してデー
タアクセスを行う。
ブとなると、ＣＰＵ１はアドレスバス２にアドレス情報
を出力して、データバス３から記憶装置４に対してデー
タアクセスを行う。
【００１７】図３は本発明の他の実施例のデータ・アク
セス回路のブロック図である。図３において、本実施例
では、ＣＰＵ１がアドレスバス２，データバス３を介し
て、記憶装置４にアクセスする。アドレスバス２，デー
タバス３は、共にバス幅が３２ビットである。アドレス
バス２は、ＣＰＵ１が記憶装置４をアクセスする際に通
常はアドレス情報を転送する。データバス３はＣＰＵ１
が記憶装置４をアクセスする際にデータ情報を転送す
る。アドレスデコーダ５は、アドレスバス２からのアド
レス情報を入力とし、その出力がデコードアドレス生成
／切換え回路６′を介して、記憶装置４のアドレスを指
定する。ＣＰＵ１は、アクセス制御信号７を出力し、デ
コードアドレス生成／切換え回路６′及び記憶装置４に
対して、その動作制御を行う。
セス回路のブロック図である。図３において、本実施例
では、ＣＰＵ１がアドレスバス２，データバス３を介し
て、記憶装置４にアクセスする。アドレスバス２，デー
タバス３は、共にバス幅が３２ビットである。アドレス
バス２は、ＣＰＵ１が記憶装置４をアクセスする際に通
常はアドレス情報を転送する。データバス３はＣＰＵ１
が記憶装置４をアクセスする際にデータ情報を転送す
る。アドレスデコーダ５は、アドレスバス２からのアド
レス情報を入力とし、その出力がデコードアドレス生成
／切換え回路６′を介して、記憶装置４のアドレスを指
定する。ＣＰＵ１は、アクセス制御信号７を出力し、デ
コードアドレス生成／切換え回路６′及び記憶装置４に
対して、その動作制御を行う。
【００１８】図４は図３のデコードアドレス生成／切換
え回路６′のブロック図である。図４において、アドレ
スデコーダ５からのデコード信号は、カウンタ８′とマ
ルチプレクサ９′の入力となっており、マルチプレクサ
９′はカウンタ８′の出力とアドレスデコード５からの
デコード信号について、アクセス制御信号７により、ど
りらか一方を選択して出力する。カウンタ８′は同期信
号φによってカウントアップを行う。
え回路６′のブロック図である。図４において、アドレ
スデコーダ５からのデコード信号は、カウンタ８′とマ
ルチプレクサ９′の入力となっており、マルチプレクサ
９′はカウンタ８′の出力とアドレスデコード５からの
デコード信号について、アクセス制御信号７により、ど
りらか一方を選択して出力する。カウンタ８′は同期信
号φによってカウントアップを行う。
【００１９】次に動作について説明する。まず、アクセ
ク制御信号７がインアクディブの状態では、記憶装置４
にアクセスする為、ＣＰＵ１がアドレスバス２を介して
アドレスデコーダ５にアドレス情報を入力し、アドレス
デコーダ５からのデコード信号がデコードアドレス生成
／切換え回路６′に出力される。デコードアドレス生成
／切換え回路６′では、マルチプレクサ９′によってア
ドレスデコード５の出力デコード信号が選択されて、記
憶装置４の所定の記憶領域が選択されて、データバス
３′よりデータをリード／ライトする。
ク制御信号７がインアクディブの状態では、記憶装置４
にアクセスする為、ＣＰＵ１がアドレスバス２を介して
アドレスデコーダ５にアドレス情報を入力し、アドレス
デコーダ５からのデコード信号がデコードアドレス生成
／切換え回路６′に出力される。デコードアドレス生成
／切換え回路６′では、マルチプレクサ９′によってア
ドレスデコード５の出力デコード信号が選択されて、記
憶装置４の所定の記憶領域が選択されて、データバス
３′よりデータをリード／ライトする。
【００２０】次に、アクセス制御信号７がアクティブに
なると、まずＣＰＵ１がアドレスバス２にアクセス開始
アドレス信号を出力し、アドレスデコード５でデコード
されて、そのデコード出力がデコードアドレス生成／切
換え回路６′に入力される。デコードアドレス生成／切
換え回路６′では、カウンタ８′にアドレスデコード５
のデコード出力がセットされ、セットしたデータがその
ままカウンタ出力として、マルチプレクサ９′に入力さ
れる。マルチプレクサ９′は、アクセス制御信号７によ
ってカウンタ８′の出力を選択し、記憶装置４の所定の
記憶データ領域が指定されて、アドレスバス２とデータ
バス３に対してデータのリード／ライトが行われる。
なると、まずＣＰＵ１がアドレスバス２にアクセス開始
アドレス信号を出力し、アドレスデコード５でデコード
されて、そのデコード出力がデコードアドレス生成／切
換え回路６′に入力される。デコードアドレス生成／切
換え回路６′では、カウンタ８′にアドレスデコード５
のデコード出力がセットされ、セットしたデータがその
ままカウンタ出力として、マルチプレクサ９′に入力さ
れる。マルチプレクサ９′は、アクセス制御信号７によ
ってカウンタ８′の出力を選択し、記憶装置４の所定の
記憶データ領域が指定されて、アドレスバス２とデータ
バス３に対してデータのリード／ライトが行われる。
【００２１】アクセス制御信号７がアクティブである期
間デコードアドレス生成／切換え回路６′は、順次一定
の割合で増加するアドレスデコード信号を出力する為、
ＣＰＵ１は前記一実施例と同様に、任意のデータ長をア
クセスする期間、制御信号をアクティブに設定すること
により、アドレス信号を出力することなく、データバス
２とアドレスバス３よりデータをアクセス出来る。
間デコードアドレス生成／切換え回路６′は、順次一定
の割合で増加するアドレスデコード信号を出力する為、
ＣＰＵ１は前記一実施例と同様に、任意のデータ長をア
クセスする期間、制御信号をアクティブに設定すること
により、アドレス信号を出力することなく、データバス
２とアドレスバス３よりデータをアクセス出来る。
【００２２】尚、本実施例では、アドレスの生成／切換
えをデコード後の出力で行っており、通常ＣＰＵ１の出
力するアドレス信号より、デコード後の信号の方がビッ
ト幅が少なくて済む為、図１で示した一実施例よりも、
より回路が小さすて済むという利点がある。
えをデコード後の出力で行っており、通常ＣＰＵ１の出
力するアドレス信号より、デコード後の信号の方がビッ
ト幅が少なくて済む為、図１で示した一実施例よりも、
より回路が小さすて済むという利点がある。
【００２３】
【発明の効果】以上説明したように、本発明のデータ・
アクセス回路は、アドレスバスとデータバスバスの両方
をデータのリード／ライト用として利用することが出来
為、データ長が通常のデータバス幅を越えるデータをア
クセスする場合、例えばデータバス，アドレスバス３２
ビット幅であれば、１回のアクセスで２倍のデータをア
クセス可能となり、データバス幅を広げずにアクセス時
間を短縮出来るという効果がある。
アクセス回路は、アドレスバスとデータバスバスの両方
をデータのリード／ライト用として利用することが出来
為、データ長が通常のデータバス幅を越えるデータをア
クセスする場合、例えばデータバス，アドレスバス３２
ビット幅であれば、１回のアクセスで２倍のデータをア
クセス可能となり、データバス幅を広げずにアクセス時
間を短縮出来るという効果がある。
【００２４】尚、前記実施例では、１例としてマイクロ
コンピュータでのデータアクセスについて説明したが、
ＣＰＵ以外のコントローラ例えばＤＭＡＣ（Ｄｉｒｅｃ
ｔＭｅｍｃｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｎｌｌｅ
ｒ）の用に自らアドレス信号を出力する装置のデータア
クセスについても適用可能である。
コンピュータでのデータアクセスについて説明したが、
ＣＰＵ以外のコントローラ例えばＤＭＡＣ（Ｄｉｒｅｃ
ｔＭｅｍｃｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｎｌｌｅ
ｒ）の用に自らアドレス信号を出力する装置のデータア
クセスについても適用可能である。
【図１】本発明の一実施例のデータ・アクセス回路のブ
ロック図である。
ロック図である。
【図２】図１に示したアドレス生成／切換え回路のブロ
ック図である。
ック図である。
【図３】本発明の他の実施例のブロック図である。
【図４】図３に示したデコードアドレス生成／切換え回
路のブロック図である。
路のブロック図である。
【図５】従来のデータ・アクセス回路のブロック図であ
る。
る。
１ ＣＰＵ ２ アドレスバス ３ データバス ４ 記憶装置 ５ アドレスデコーダ ６，６′ アドレス生成／切換え回路 ７ アクセス制御信号 ８，８′ カウンタ ９，９′ マルチプレクサ φ 同期信号
Claims (2)
- 【請求項１】 アドレスバスと、データバスと、少なく
とも１つ以上の記憶装置と、任意の連続したデータ領域
のアドレス信号を生成するアドレス生成回路とを備えた
データ・アクセス回路において、前記記憶装置にアクセ
スする際に前記アドレスバスを介し、前記記憶装置の任
意のデータ領域を指定する信号と前期アドレス生成回路
の出力する信号とを切換える切換え手段と、前記アドレ
ス生成回路の信号で前記記憶装置をアクセスする際に前
記アドレスバスにデータをリード／ライトするアクセス
手段とを設けたことを特徴とするデータ・アクセス回
路。 - 【請求項２】 アドレス生成回路が、アドレスデコーダ
と記憶回路との間に介在させたものである請求項１記載
のデータ・アクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP886292A JPH05197612A (ja) | 1992-01-22 | 1992-01-22 | データ・アクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP886292A JPH05197612A (ja) | 1992-01-22 | 1992-01-22 | データ・アクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197612A true JPH05197612A (ja) | 1993-08-06 |
Family
ID=11704512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP886292A Pending JPH05197612A (ja) | 1992-01-22 | 1992-01-22 | データ・アクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197612A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244925A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | 半導体回路およびデータ処理方法 |
| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241045A (ja) * | 1986-04-11 | 1987-10-21 | Mitsubishi Electric Corp | 記憶装置 |
| JPH02178745A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | シングルチップマイクロコンピュータ |
-
1992
- 1992-01-22 JP JP886292A patent/JPH05197612A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241045A (ja) * | 1986-04-11 | 1987-10-21 | Mitsubishi Electric Corp | 記憶装置 |
| JPH02178745A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | シングルチップマイクロコンピュータ |
Cited By (2)
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|---|---|---|---|---|
| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
| JP2002244925A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | 半導体回路およびデータ処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980113 |