JPH01166221A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01166221A JPH01166221A JP32411287A JP32411287A JPH01166221A JP H01166221 A JPH01166221 A JP H01166221A JP 32411287 A JP32411287 A JP 32411287A JP 32411287 A JP32411287 A JP 32411287A JP H01166221 A JPH01166221 A JP H01166221A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- field
- program
- execution
- instruction code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムに従って処理を実行するマイクロプ
ロセッサに係り、特にプログラムをＬＳｉチップ内に内
蔵する方式を採用するマイクロプロセッサに好適な命令
コードの拾造に関する。
ロセッサに係り、特にプログラムをＬＳｉチップ内に内
蔵する方式を採用するマイクロプロセッサに好適な命令
コードの拾造に関する。
一般的に広く使用されているマイクロプロセッサは、あ
らかじめプログラムされた命令に従い、処理を実行して
いく。その手順としては、■命令コードをメモリから読
み出す、■命令コードをデコードする、■デコード結果
に基いて、必要な処理を実行する。となる。
らかじめプログラムされた命令に従い、処理を実行して
いく。その手順としては、■命令コードをメモリから読
み出す、■命令コードをデコードする、■デコード結果
に基いて、必要な処理を実行する。となる。
近年のＬＳｉ技術の著しい進歩により、マイクロプロセ
ッサもその機能、実行速度等の性能が高められてきた。
ッサもその機能、実行速度等の性能が高められてきた。
それらの性能向上の一方法として、命令コードを複数の
フィールドに分け、各フィールドが同時に別々の演算器
や制御回路を動作させる並列処理方式を採用したマイク
ロプロセッサも登場してきている。例えば、１９８６年
のＩＥＥＥ Ｉｎｔｅｒｎａｔ、１ｏｎａｌＳｏ
ｌｊｄ−３ｊａｔｅＣｉｒｃｕｉｔ、ｓ Ｃｏｎｆｅｒ
ｅｎｃｅのＤＩＧＥＳＴ ０ＦＴＥＣＨＮＴＣＡ、Ｌ
ＰＡＰＥＲ３ｐ、８４ 〜８５に紹介されてい
るマイクロプロセッサでは、データ演算を実行する命令
フィールドと、アドレス演算を実行する命令フィールド
が分かれており。
フィールドに分け、各フィールドが同時に別々の演算器
や制御回路を動作させる並列処理方式を採用したマイク
ロプロセッサも登場してきている。例えば、１９８６年
のＩＥＥＥ Ｉｎｔｅｒｎａｔ、１ｏｎａｌＳｏ
ｌｊｄ−３ｊａｔｅＣｉｒｃｕｉｔ、ｓ Ｃｏｎｆｅｒ
ｅｎｃｅのＤＩＧＥＳＴ ０ＦＴＥＣＨＮＴＣＡ、Ｌ
ＰＡＰＥＲ３ｐ、８４ 〜８５に紹介されてい
るマイクロプロセッサでは、データ演算を実行する命令
フィールドと、アドレス演算を実行する命令フィールド
が分かれており。
並列にＡ Ｌ Ｕとアドレス演算器を動作させることが
できる。
できる。
ところで各種の命令実行に必要な時間は必ずしも同じで
はなく、短時間で実行可能な命令もあれば、実行に時間
のかかる命令も存在するが、マイクロプロセッサの命令
実行速度は最も実行に時間のかかる命令によって決定さ
れる。命令コードを複数のフィールドに分割して並列処
理を実行させる場合には、あるフィールドの命令は他の
フィールドの命令よりもずっと短かい時間で実行できて
も、他の命令フィールドの実行時間が長いために、■命
令の実行時間が遅い命令フィールドの実行時間で制限さ
れてしまうという開運があった。
はなく、短時間で実行可能な命令もあれば、実行に時間
のかかる命令も存在するが、マイクロプロセッサの命令
実行速度は最も実行に時間のかかる命令によって決定さ
れる。命令コードを複数のフィールドに分割して並列処
理を実行させる場合には、あるフィールドの命令は他の
フィールドの命令よりもずっと短かい時間で実行できて
も、他の命令フィールドの実行時間が長いために、■命
令の実行時間が遅い命令フィールドの実行時間で制限さ
れてしまうという開運があった。
プログラムをマイクロプロセッサ内に格納した場合、プ
ログラムの読み出しは外部から入力する方法に比べて非
常に速く行なうことができ、命令実行速度の飛羅的な向
上が期待できる。しかし命令の中には、マイクロプロセ
ッサと外部とのデータ入出力機能が必要であり、従来は
この機能を他の高速実行可能な機能と並列に制御するこ
とが困芝であった。
ログラムの読み出しは外部から入力する方法に比べて非
常に速く行なうことができ、命令実行速度の飛羅的な向
上が期待できる。しかし命令の中には、マイクロプロセ
ッサと外部とのデータ入出力機能が必要であり、従来は
この機能を他の高速実行可能な機能と並列に制御するこ
とが困芝であった。
上記従来の手法は、用意した制御機能の内で最も実行時
間のかかる制御機能の速度によって全体の命令実行速度
を決定していたことに開運があった。
間のかかる制御機能の速度によって全体の命令実行速度
を決定していたことに開運があった。
本発明の目的は、実行時間の短かい制御機能に合せて実
行速度の設定が可能な並列処理プロセッサの水平型命令
コードの方式を提案することにある。
行速度の設定が可能な並列処理プロセッサの水平型命令
コードの方式を提案することにある。
また、もう一つの目的はプログラムの全部又は一部をプ
ロセッサ内部に格納できるようにした場合には、物理的
に限られたメモリエリアを効率良く使えるようにするこ
とにある。
ロセッサ内部に格納できるようにした場合には、物理的
に限られたメモリエリアを効率良く使えるようにするこ
とにある。
上記目的は、全制御機能を実行時間の短かい制御機能と
長いものとに分けて命令コード上の別々のフィールドに
記述できるようにし、実行時間の長い制御機能を記述す
るフィールドは、プログラムアドレス空間の一定間隔お
きにのみ有効となるようにする。さらに、プログラムを
プロセッサに内蔵する場合、一定間隔おきにのみ有効な
命令フィールドを格納しているプログラムメモリ空間は
、その命令フィールドが有効であるアドレスにのみ存在
するように構成することにより、達成される。
長いものとに分けて命令コード上の別々のフィールドに
記述できるようにし、実行時間の長い制御機能を記述す
るフィールドは、プログラムアドレス空間の一定間隔お
きにのみ有効となるようにする。さらに、プログラムを
プロセッサに内蔵する場合、一定間隔おきにのみ有効な
命令フィールドを格納しているプログラムメモリ空間は
、その命令フィールドが有効であるアドレスにのみ存在
するように構成することにより、達成される。
情報処理装置の命令実行サイクルは、上記実行時間の短
い制御機能に合わせて設定する。実行時間の短い制御機
能を記述するフィールドは、毎サイクル実行し、実行時
間の遅い制御機能を記述するフィールドはｎサイクル（
ｎは２以上の整数）に１回の割合で実行するように制御
する。この制御はプログラムアドレスをｎ毎に判別する
ことにより、実現できる。
い制御機能に合わせて設定する。実行時間の短い制御機
能を記述するフィールドは、毎サイクル実行し、実行時
間の遅い制御機能を記述するフィールドはｎサイクル（
ｎは２以上の整数）に１回の割合で実行するように制御
する。この制御はプログラムアドレスをｎ毎に判別する
ことにより、実現できる。
また、プログラムを情報処理装置内に格納する場合、実
行時間の遅い制御機能を記述するフィールドを格納して
いるプログラムメモリは、ｎアドレス毎の命令フィール
ドを記憶しておけば良いので、必要となるメモリ容量を
最小にすることができる。
行時間の遅い制御機能を記述するフィールドを格納して
いるプログラムメモリは、ｎアドレス毎の命令フィール
ドを記憶しておけば良いので、必要となるメモリ容量を
最小にすることができる。
以下、本発明の実施例を図面により説明する。
第１図は本発明を用いた情報処理装置の一部のブロック
図である９本実施例は、プログラムを情報処理装置内に
格納している場合を示している。
図である９本実施例は、プログラムを情報処理装置内に
格納している場合を示している。
図中、１０１は実行時間の短い制御機能を記述する第一
の命令フィールドを格納するメモリ。
の命令フィールドを格納するメモリ。
１０２は実行時間の長い制御機能を記述する第二の命令
フィールドを格納するメモリ、１０３は１０１のメモリ
用のアドレスデコーダ、１０４は１０２のメモリ用アド
レスデコーダ、１０５は１０１から読み出された第一の
フィールドの命令コード１１６をデコードする命令デコ
ーダ、１０６は１０２から読み出された第二のフィール
ドの命令コード１１７をデコードする命令デコーダ、１
０７は１１６の命令コードによって制御される回路、１
０８は１１７の命令コードによって制御される回路、１
０９は命令メモリ１０１゜１０２に必要なアドレス１１
２，１１３を生成。
フィールドを格納するメモリ、１０３は１０１のメモリ
用のアドレスデコーダ、１０４は１０２のメモリ用アド
レスデコーダ、１０５は１０１から読み出された第一の
フィールドの命令コード１１６をデコードする命令デコ
ーダ、１０６は１０２から読み出された第二のフィール
ドの命令コード１１７をデコードする命令デコーダ、１
０７は１１６の命令コードによって制御される回路、１
０８は１１７の命令コードによって制御される回路、１
０９は命令メモリ１０１゜１０２に必要なアドレス１１
２，１１３を生成。
出力するプログラムカウンタ、１１０は１０９から制御
信号１１９を受は取り、１０７，１０８の回路が各命令
コードによって動作するためのタイミング信号１１４，
１１５を発生する回路である。
信号１１９を受は取り、１０７，１０８の回路が各命令
コードによって動作するためのタイミング信号１１４，
１１５を発生する回路である。
本実施例では、第２図に示しているように、命令コード
２０１を２つのフィールドに分け、第一のフィールド２
０２には実行時間の短い制御機能を記述し、第二のフィ
ールド２０３には実行時間の長い制御機能を記述するよ
うな命令系を想定している。
２０１を２つのフィールドに分け、第一のフィールド２
０２には実行時間の短い制御機能を記述し、第二のフィ
ールド２０３には実行時間の長い制御機能を記述するよ
うな命令系を想定している。
本発明は、フィールド毎に命令実行間隔が違うため、１
０３，１０４に供給されるアドレス信号１１２．１１３
も異なっている。また、命令実行のタイミングも１１６
の命令コード、１１７の命令コードとそれぞれに別々に
タイミング信号１１５．１１４を生成している。第３図
に、命令アドレス１１２，１１３とタイミング信号１１
４゜１１５およびその発生回路１１０の具体的な一例を
示す。
０３，１０４に供給されるアドレス信号１１２．１１３
も異なっている。また、命令実行のタイミングも１１６
の命令コード、１１７の命令コードとそれぞれに別々に
タイミング信号１１５．１１４を生成している。第３図
に、命令アドレス１１２，１１３とタイミング信号１１
４゜１１５およびその発生回路１１０の具体的な一例を
示す。
第３図の例は、１１７の命令コード系が１１６の命令コ
ード系に対して２倍の実行時間を割り当てた場合の構成
方法を示している８図中１例えばＰＣＯ〜９はプログラ
ムカウンタ１０９から出力されるｌＯビットのアドレス
・データ、３０１はＡＮＤ回路、３０２はインバータ、
ＣＬＫはタイミングクロックである。１１６の命令コー
ドは１０９の出力アドレスＰＣＯ〜９が更新されるたび
に更新されるが、１１７の命令コードは。
ード系に対して２倍の実行時間を割り当てた場合の構成
方法を示している８図中１例えばＰＣＯ〜９はプログラ
ムカウンタ１０９から出力されるｌＯビットのアドレス
・データ、３０１はＡＮＤ回路、３０２はインバータ、
ＣＬＫはタイミングクロックである。１１６の命令コー
ドは１０９の出力アドレスＰＣＯ〜９が更新されるたび
に更新されるが、１１７の命令コードは。
１０４にＰＣＯ信号が入力されていないため、更新周期
は１０３に比べて２倍となる。
は１０３に比べて２倍となる。
従って、第１図の１１０の動作タイミング発生回路では
、１１６の命令コードは毎クロツクサイクル実行し、１
１７の命令コードは２クロツクサイクルに１回の割合で
実行するように動作タイミング信号が１１５，１１４が
発生するように構成されている。これにより、１１７の
命令コード実行周期は１１６の２倍にすることができる
。第４図にＣＬＫに対する各信号のタイミングチャート
図を示す。図中、横軸のｔは周期を表している。
、１１６の命令コードは毎クロツクサイクル実行し、１
１７の命令コードは２クロツクサイクルに１回の割合で
実行するように動作タイミング信号が１１５，１１４が
発生するように構成されている。これにより、１１７の
命令コード実行周期は１１６の２倍にすることができる
。第４図にＣＬＫに対する各信号のタイミングチャート
図を示す。図中、横軸のｔは周期を表している。
このようにすれば、１０１のメモリに実行時間の短い制
御機能を記述する命令フィールドのコードを格納し、１
０２に実行時間の長い制御機能を記述する命令フィール
ドを格納することにより、１０１内の命令コードは、１
０２内の命令コードの２倍の速度で実行させることが可
能となる。
御機能を記述する命令フィールドのコードを格納し、１
０２に実行時間の長い制御機能を記述する命令フィール
ドを格納することにより、１０１内の命令コードは、１
０２内の命令コードの２倍の速度で実行させることが可
能となる。
さらに１本実施例のようにプログラムを情報処理装置内
に格納できる場合、１０２のメモリエリアは１０１の半
分のワード数だけ持てば良いことになる。
に格納できる場合、１０２のメモリエリアは１０１の半
分のワード数だけ持てば良いことになる。
第５図は、プログラムアドレスが１０ビツトの場合のＬ
ｏｔ、１０２のメモリ空間を表したものである。図に示
しているように、１０１は１０２４ワード分の容量を持
っているのに対し。
ｏｔ、１０２のメモリ空間を表したものである。図に示
しているように、１０１は１０２４ワード分の容量を持
っているのに対し。
＋０２は１番地おきにのみ存在すればよいので、 ノ
１０１の半分のワード数で済み、無駄なメモリ空間を持
つ必要がない。
１０１の半分のワード数で済み、無駄なメモリ空間を持
つ必要がない。
本発明によれば、データ入出力のように、動作速度の向
上が困難な制御機能が存在していても、他の高速な制御
機能を記述するフィールドと別のフィールドに記述する
ようにし、実行速度をフィールド毎に設定できるので、
長い水平型命令コードを持つ並列処理プロセッサにおい
ても実行速度の向上が容易な命令フィールドは、実行サ
イクルを高くすることができ、プロセッサ全体の処理速
度性能を高めることができるという効果がある。
上が困難な制御機能が存在していても、他の高速な制御
機能を記述するフィールドと別のフィールドに記述する
ようにし、実行速度をフィールド毎に設定できるので、
長い水平型命令コードを持つ並列処理プロセッサにおい
ても実行速度の向上が容易な命令フィールドは、実行サ
イクルを高くすることができ、プロセッサ全体の処理速
度性能を高めることができるという効果がある。
尚、実施例で２つの命令フィールドに対し、１：２の実
行速度を設定する場合を示したが１本発明によれば、１
：ｎの実行速度を容易に実現できることは言うまでもな
い。また、命令コードをｍヶ（ｍは３以上）のフィール
ドに分割して各々異なる動作速度を設定することが可能
なことは言うまでもない。
行速度を設定する場合を示したが１本発明によれば、１
：ｎの実行速度を容易に実現できることは言うまでもな
い。また、命令コードをｍヶ（ｍは３以上）のフィール
ドに分割して各々異なる動作速度を設定することが可能
なことは言うまでもない。
第１図は本発明を用いた情報処理装置の一部のブロック
図、第２図は第１図の情報処理装置で使用するプログラ
ムの命令コードの構成図、第３図は第１図の１１２，１
１３，１１４，１１５各信号および１１０の回路の一具
体例、第４図は第３図の各信号の動作タイミング図、第
５図は第３図の１０１，１０２のメモリ空間を表した図
である。 １０１，１０２・・・・・・メモリ、 １０３．１０４・・・・・・アドレスデコーダ、１０５
．１０６・・・・・・命令デコーダ。 １０７・・・・・・１１６の命令によって制御される回
路、１０８・・・・・・１１７の命令によって制御され
る回路。 １０９・・・・・・プログラムカウンタ、１１０・・・
・・・動作タイミング信号の発生回路。 １１２．１１３・・・・・・プログラムカウンタの出力
アドレス信号、１１．４，１１．５・・・・・・動作タ
イミング発生回路から出力されるタイミング信号、１１
６．１１７・・・・・・命令コード、１１８・・・・・
・ＬＳｉチップ、１１９・・・・・・制御信号、２０１
・・・・・・命令コード、２０２・・・・・・実行時間
の短かい命令群を記述する命令フィールド。 ２０３・・・・・・実行時間の長い命令群を記述する命
令フィールド、３０１・・・・・・ＡＮＤ回路。 ３０２・・・・・・インバータ、ＣＬＫ・・・・・・ク
ロック信号。 ＰＣＯ〜９・・・・・・プログラムカウンタの出力アド
レス信号、ｔ・・・・・・命令の実行周期。 第 ｌ 田 ′１２図 番 ５ 面
図、第２図は第１図の情報処理装置で使用するプログラ
ムの命令コードの構成図、第３図は第１図の１１２，１
１３，１１４，１１５各信号および１１０の回路の一具
体例、第４図は第３図の各信号の動作タイミング図、第
５図は第３図の１０１，１０２のメモリ空間を表した図
である。 １０１，１０２・・・・・・メモリ、 １０３．１０４・・・・・・アドレスデコーダ、１０５
．１０６・・・・・・命令デコーダ。 １０７・・・・・・１１６の命令によって制御される回
路、１０８・・・・・・１１７の命令によって制御され
る回路。 １０９・・・・・・プログラムカウンタ、１１０・・・
・・・動作タイミング信号の発生回路。 １１２．１１３・・・・・・プログラムカウンタの出力
アドレス信号、１１．４，１１．５・・・・・・動作タ
イミング発生回路から出力されるタイミング信号、１１
６．１１７・・・・・・命令コード、１１８・・・・・
・ＬＳｉチップ、１１９・・・・・・制御信号、２０１
・・・・・・命令コード、２０２・・・・・・実行時間
の短かい命令群を記述する命令フィールド。 ２０３・・・・・・実行時間の長い命令群を記述する命
令フィールド、３０１・・・・・・ＡＮＤ回路。 ３０２・・・・・・インバータ、ＣＬＫ・・・・・・ク
ロック信号。 ＰＣＯ〜９・・・・・・プログラムカウンタの出力アド
レス信号、ｔ・・・・・・命令の実行周期。 第 ｌ 田 ′１２図 番 ５ 面
Claims (1)
- 【特許請求の範囲】 １、プログラムの少なくとも一部を装置内に内蔵する情
報処理装置において、１プログラムステップに記述され
る命令コードを複数のフィールドに分け、１命令中の各
フィールド間の命令実行サイクルに比を持たせることを
特徴とする情報処理装置。 ２、特許請求の範囲第１項記載の情報処理装置において
、プログラムを格納しているメモリ空間を各フィールド
毎に分け、前記実行サイクルの比に応じて各フィールド
のプログラム容量を持つことを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324112A JP2810045B2 (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324112A JP2810045B2 (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166221A true JPH01166221A (ja) | 1989-06-30 |
| JP2810045B2 JP2810045B2 (ja) | 1998-10-15 |
Family
ID=18162292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324112A Expired - Fee Related JP2810045B2 (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810045B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5479533A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Data processing unit |
-
1987
- 1987-12-23 JP JP62324112A patent/JP2810045B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5479533A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Data processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2810045B2 (ja) | 1998-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |