JPH01166565A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は浮遊ゲート構造を有する ＭＯＳＦＥＴをメモリセルとして使用した不揮発性半導
体メモリに関する。

（従来の技術） ＦＡＭＯ８，ＳＡＭＯ８等のような浮遊ゲート構造を有
するＭＯＳＦＥＴをメモリセルとして使用した紫外線消
去型不揮発性半導体メモリは一般に良く使用されている
。このようなメモリはプログラマブルＲＯＭの分野では
最も普及しているものの一つである。

第１１図はこのような構造のメモリセルを使用した従来
のメモリの、メモリセルアレイ部分の回路図である。メ
モリセル９０はそれぞれ浮遊ゲート構造を有するＭＯＳ
ＦＥＴで構成されており、これらメモリセル９０は行列
状に配置されている。また、図中の横方向に配置されて
いるメモリセルの制御ゲートは１本の行線９１に共通に
接続されておリ、図中の縦方向に配置されているメモリ
セルのドレインは１本の列線９２に共通に接続されてお
り、全てのメモリセルのソースはＯｖのアース電圧に接
続されている。

第１２図は上記メモリセルアレイ部分を半導体ウェハー
上に集積化する際のメモリセル２個分の構成を示すパタ
ーン平面図である。行線９１と直交するように列線９２
が配置されており、２ビット分のメモリセルの共通ドレ
インとなる拡散領域９３にはコンタクト部９４を介して
列線９２が接続されている。また各行線９１の下部には
電気的に浮遊状態にされた浮遊ゲート９５が設けられて
いる。

このようなメモリではそれぞれ１本の行線９１と列線９
２に高電圧を印加することにより、その交点に存在する
１つのメモリセルが選択される。選択されたメモリセル
ではドレイン近傍にインパクト・アイオニゼーション（
ｉｍｐａｃｔ　１ｏｎｉｚａｔｉｏｎ　）が発生し、さ
らにこれによって発生した電子が浮遊ゲートに注入され
ることによってデータの書き込みが行われる。浮遊ゲー
トに電子が注入されると、そのセルの閾値電圧は上昇し
、制御ゲートに通常の読み出し電圧、例えば５■の電圧
を印加してもそのセルはオンしなくなる。一方、電子が
注入されていないセルでは閾値電圧は元の低い状態なの
で、制御ゲートに５■の電圧を印加するとオン状態にな
る。そして、図示しない負荷素子により列線９２を“１
″に設定しておくことによりメモリセルのオン、オフ状
態に基づいて列線９２の電位が変化し、この列線電位を
センスアンプ等で検出することにより読み出しデータの
判定が行われる。

一方、データの、消去は紫外線を照射することにより行
われる。すなわち、紫外線が照射されると浮遊ゲートか
ら電子が放出され、これによりメモリセルの閾値電圧が
元の低い状態に戻る。

上記メモリでは、選択された一つのメモリセルのドレイ
ン及び制御ゲートに高電圧を印加する必要があるため、
各セルは列線に接続する必要がある。上記従来のメモリ
では第１２図に示すように、２個のメモリセルの共通ド
レインに対して１個のコンタクト部を設けるようにして
いるので、コンタクト部の数が多くなり、大容量化を行
なう際にコンタクト部の占有面積が大きなものとなる。

この結果、第１１図のメモリではチップサイズが大型化
し、製造価格が高価となる欠点がある。

このため、本発明者はこの発明の途中の過程で、チップ
サイズの小型化を図ることが可能な不揮発性半導体メモ
リを提案した。このメモリは、浮遊ゲート構造のＭＯＳ
ＦＥＴからなるメモリセルを複数個直列接続して使用す
ることにより、２個以上のメモリセル毎に１個のコンタ
クト部を設ければよく、これによりコンタクト部の数を
従来に比べて減少させることができるものである。以下
に、このメモリについて説明する。

第１３図はその一部の回路図である。ＭＣＩないしＭＣ
４はそれぞれ浮遊ゲート及び制御ゲートを有する浮遊ゲ
ート構造のＭＯＳＦＥＴからなるメモリセルであり、こ
れら４個のメモリセルＭＣは直列接続されて直列回路１
０を構成している。上記直列回路１０の一端すなわち、
メモリセルＭＣ１のドレインは占き込み電圧印加用のエ
ンハンスメント型（以下、Ｅ型と称する）のＭＯ８ＦＥ
Ｔ１１を介して例えば１２．５Ｖの高電圧である書き込
み電圧ＶＰに接続され、直列回路１０の他端すなわち、
メモリセルＭＣ４のソースは０■のアース電圧に接続さ
れている。上記ＭＯ８ＦＥＴ１１のゲートには書き込み
データに応じた電圧Ｖ　ｄａｔａが印加されるようにな
っており、４個のメモリセルＭＣＩないしＭＣ４のＩＩ
ＪｔＩＩゲートには選択電圧ＶＧ１ないしＭＣ４が印加
されるようになっている。

第１４図は上記第１３図回路を半導体ウェハー上に集積
化する際のパターン平面図である。図中の拡散領域２０
はそれぞれＭＯ８ＦＥＴ１１及び４個のメモリセルＭＣ
ＩないしＭＣ４それぞれのソース、ドレイン領域となる
ものであり、２１はＭＯ８ＦＥＴ１１のゲート、２２は
メモリセルＭＣＩないしＭＣ４それぞれの制御ゲート、
２３はメモリセルＭＣ１ないしＭＣ４それぞれの浮遊ゲ
ートである。

このような構成のメモリでは直列回路１０の一端すなわ
ち、メモリセルＭｅｔと書き込み電圧印加用のＭＯ８Ｆ
ＥＴＩＩとの接続点を、コンタクト部を介して図示しな
い列線に接続して使用する。従って、第１３図回路では
４ｆｌｉのメモリセルに対して１個のコンタクト部を設
ければよい。このため、従来のメモリに比べてコンタク
ト部の数を減少させることができ、大容量化を行なう際
にコンタクト部の占有面積が小さくできる。

ところで、このようなメモリではコンタクト部の数を減
少させるために複数個のメモリセルを直列接続している
ので、従来のようにインパクト・アイオニゼーションに
よって発生した電子を浮遊ゲートに注入してデータを麿
き込む方法は採用できない。従って、このメモリの場合
には浮遊ゲートから電子を抜き取るか、もしくは浮遊ゲ
ートに正孔を注入し、メモリセルのａ値電圧を負極性の
値にすることによりデータの書き込みを行なう方法が採
用されている。

いま、第１５図に示すような回路モデルを考える。すな
わち、浮遊ゲート構造ＭＯ８ＦＥＴ１２のドレインを負
荷回路１３を介して電圧ＶＤに接続し、ソースはアース
電圧に接続する。この状態で、ＭＯ８ＦＥＴ１２（７）
制御ケートノミ圧■ＧをＯｖに、電圧ＶＤを高電圧にそ
れぞれ設定して ＭＯ８ＦＥＴ１２のドレイン近傍でブレークダウンを起
こさせると、浮遊ゲートから電子が放出され、ＭＯ３Ｆ
ＥＴ１２の閾値電圧が負になる現象がある。

第１６図は浮遊ゲート構造ＭＯ８Ｆ　Ｅ　Ｔの電圧−電
流特性を示す曲線図である。図中の特性曲線ａはブレー
クダウンが起こる前のものであり、この特性のときに制
御ゲート電圧ＶＧが正極性のある値以上にならないとド
レイン電流ＩＤは流れない。これに対し、特性曲線すは
ブレークダウンが起こった後のものであり、この特性の
ときには制御ゲート電圧ＶＧが負極性の値でもドレイン
電流１０が流れる。すなわち、第１５図回路でブレーク
ダウンが起こった後は、ＭＯ８ＦＥＴ１２は曲線すの特
性を持つようになり、閾値電圧は正極性から負極性に変
わる。ＭＯ８ＦＥＴ１２のドレイン近傍でブレークダウ
ンが起こると、このブレークダウンにより発生する正孔
の一部がドレインと浮遊ゲートとの間の電界によって引
かれ、浮遊ゲートに注入される。これにより浮遊ゲート
が正に帯電し、これによって閾値電圧が負になると考え
られる。

しかしながら第１３図のようなメモリにあっては、メモ
リセルが複数個直列接続されているため、前記第１１図
に示した従来のメモリに比べ、各メモリセルに流れる電
流が少なくなるという欠点がある。

すなわち、メモリセルからのデータ読み出し速度はメモ
リセルに流れるセル電流に関係し、セル電流が大ぎな程
、データ読み出し速度は高速になる。メモリセルからの
データ読み出しは、複数個のメモリセルが接続された直
列回路の一端の電位をセンスアンプ回路によって検出す
ることにより行なわれるものであるから、直列回路の一
端の充放電をいかに速く行なうかがデータの読み出し速
度を決定する要因となる。例えば、１個のメモリセルの
チャネル幅をＷ、チャネル長をＬとすると、１個のメモ
リセルに流れるセル電流はＷ／Ｌに比例する。ここで、
各直列回路１０が前記第１３図に示すように４個のメモ
リセルで構成されているならば、各直列回路には各メモ
リセル電流に流すことができる電流の１／４の電流しか
流れない。

このため、第１３図のメモリでは、読み出し速度を考え
ると、各メモリセルの閾値電圧は低く設定した方が良い
。すなわち、同値電圧が低い程メモリセル電流が大きく
なり、データ読み出し速度は向上する。一般にＭＯＳＦ
ＥＴにおいて同値電圧を下げるためには、チャネル領域
の不純物濃度を低下させればよい。ところが、ブレーク
ダウン電圧を低くして、書き込み特性の改善を図るには
チャネル領域の不純物濃度を高くしなければならない。

すなわち、チャネル領域の不純物８２度が高い程、より
低い電圧でブレークダウンが起こる。

従って、データ読み出し速度の向上を図るためにチャネ
ル領域の不純物濃度を低下させると、ブレークダウン電
圧が高くなってしまい、書き込み特性が悪化する。

このようにメモリセルにおけるチャネル領域の不純物濃
度はメモリの重要な特性であるデータ読み出し速度と固
き込み特性との両方を決定しており、不純物濃度の高低
により両者は互いに相反する方向に変化するため、ある
点で両特性を妥協しなければならないという問題がある
。

（発明が解決しようとする問題点） このように複数個のメモリセルを直列接続して使用する
ようにした不揮発性半導体メモリでは、データ読み出し
速度と書き込み特性の両方を十分に満足させることがで
きないという問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、複数個のメモリセルを直列接続して
使用するようにした不揮発性半導体メモリにおいて、デ
ータ読み出し速度と書き込み特性の両方を十分に満足さ
せることにある。

［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリでは、制御ゲート、浮
遊ゲート、ソース及びドレイン領域を有し、ドレイン領
域と接するチャネル領域の一部領域の不純物濃度が他の
領域よりも高く設定された浮遊ゲート構造のＭＯＳＦＥ
Ｔからなるメモリセルを複数個直列接続して直列回路を
構成するようにしている。

（作用） チャネル領域の一部領域の不純物濃度を他の領域により
も高く設定することにより、この高濃度領域でドレイン
領域との間でブレークダウンが起り易くなり、ブレーク
ダウン電圧の低減化が図られている。また、チャネル領
域の他の領域は十分に低い不純物濃度にすることができ
、同値電圧を低いものにすることができ、十分なメモリ
セル電流を流すことができる。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

この発明の不揮発性半導体メモリは、前記第１３図に示
すように複数のメモリセルを直列接続して直列回路を構
成する際に、第１図のパターン平面図に示すように、各
メモリセルのチャネル領域２４のフィールド絶縁ＩＭ（
図示せず）と接する部分に高濃度領Ｔｉｔ２５を設ける
ようにしたものである。

このとき、この高濃度領域２５以外のチャネル領域２４
での不純物濃度は、各メモリセルの同値電圧が低く、十
分なチャネル電流が流れる程度に低くされている。

第２図は上記第１図の直列回路におけるａ　−ａ′線に
沿った素子構造を示す断面図である。図において、２６
は例えばＰ型基板であり、２１は絶縁膜である。前記制
御ゲート２２は多結晶シリコンもしくは金属で構成され
ており、前記浮遊ゲート２３は例えば多結晶シリコンで
構成されている。上記絶縁膜２７のフィールド部分によ
って分離されている前記チャネル領域２４には基板と同
じＰ型不純物を高濃度に含む高濃度領域２５が設けられ
ている。

このような構成において、各チャネル領域２４の８濃度
領域２５ではドレイン領域との間でブレークダウンし易
くなり、ブレークダウン電圧の低減化が図られる。また
、高濃度領域２５以外のチャネル領域２４の不純物濃度
が低くされており、同値電圧が低くされているので、メ
モリセル個々のチャネル電流を大きくすることができる
。この結果、この実施例のメモリではデータ読み出し速
度と書き込み特性の向上を共に図ることができる。

なお、上記実施例のメモリでは各チャネル領域２４にお
いて絶縁ＷＡ２７の両側のフィールド部分と接するよう
に２箇所に高濃度領域２５を形成している。

これはイオン注入用マスクを形成する際の位置ずれを考
慮したものである。すなわち、このマスクを形成する場
合には、第３図のパターン平面図に示すように、イオン
注入する領域が露出するように図中破線で示されるパタ
ーンをイオンの遮蔽材（図示せず）に転写する。この後
、このパターンの転写部分の遮蔽材のみを残して、すな
わち、第３図の破線で囲まれた領域内の遮蔽材を除去す
るようにしてイオン注入用マスクを形成するものである
が、パターンが左右にずれて転写された場合でもこの後
に形成される高濃度領域２５とドレイン領域とが接触す
る面積が一定となる。この結果、この実施例によればチ
ャネルＮ流のばらつきを少なくすることができる。

ここで、ドレイン領域との間のブレークダウンは高濃度
領域２５との間で行なわれるものであるが、このｉｎｎ
領領域２５不純物′１：ｉ度があまり高過ぎると、接合
ブレークダウン状態となり、ＦＥＴとして動作しなくな
ってしまう。従って、高濃度領域２５における不純物濃
度はゲート制御が可能な程度に設定する必頁がある。す
なわち、同値電圧制御のためチャネル領域へイオン注入
される不純物濃度よりもわずかに多くイオン注入を行な
う程度でよい。よく知られているようにＭＯＳＦＥＴは
ゲートとドレインの電界により、通常のＰＮ接合で生じ
るブレークダウンよりも低い値でドレインのゲート直下
のところでブレークダウンが発生する。

このときのブレークダウン電圧はゲート電圧が高い程高
くなり、ついには接合ブレークダウンと同じ値になる。

従って、上記高Ｉ１度領域２５は、ゲート電圧でブレー
クダウン電圧が調整できる程度のイオン注入量に設定す
ることが好ましい。″第４図ないし第７図はそれぞれこ
の発明の他の種々の実施例による直列回路の構成を示す
パターン平面図である。

第４図の場合には、上記高濃度領域２５をドレイン領域
と接する側の全面に設けるようにしたものである。

第５図の場合には、上記高濃度領域２５をドレイン領域
と接する側でかつチャネル領域２４のフィールド絶ａｍ
と接する部分の２箇所に設けるようにしたものである。

第６図の場合には、上記高ｍ度領域２５をドレイン領域
と接する側の中央部にのみ設けるようにしたものである
。

さらに第７図の場合には、上記高濃度領域２５巻ドレイ
ンと接する側の中央部にのみ設けると共にその形状が三
角形状となるようにしたものであイ４このように三角形
状の高濃度領域２５を形成する場合は、イオン注入用マ
スク形成のためのパターンとして第８図中の破線で示す
ように大きな形状の一部を使用することができるので、
マスクの加］：が容易となる利点がある。

次に上記各実施例回路の一般的な動作を第９図及び第１
０図のタイミングチャートを用いて説明する。

第９図のタイミングチャートはデータ書き込み時のもの
であり、この例ではＴ１の期間に前記メモリセルＭＣ３
（第１３図に図示）にデータを書き込み、Ｔ２の期間に
はメモリセルＭＣ２（同じく第１３図に図示）にデータ
を書き込む場合である。まず、期１２！１Ｔ１ｒＧ；を
選択１圧ＶＧＩ　、ＭＣ２及びＭＣ４を例えば１２．５
Ｖ程度の高電圧に設定し、ＭＣ２のみを低電圧、例えば
０■に設定する。この状態でＭＯ８ＦＥＴ１１（第１３
図に図示）のゲートの電圧ｖｄａｔａを高電圧に設定す
る。これによりＭＯ８ＦＥＩＩＩがオン状態となり、ｖ
Ｐによる高電圧が直列回路１０の一端に印加される。さ
らに、直列回路１０ではメモリセルＭＣ１、ＭＣ２、Ｍ
Ｃ４がオン状態、メモリセルＭＣ３がオフ状態となるた
め、オフ状態のメモリセルＭＣ３のドレインに高電圧が
加わる。このとき、このメモリセルＭＣ３のドレイン近
傍でブレークダウンが起こる程度にＶＰ、Ｖｄａｔａの
値を設定する。メモリセルＭＣ３の制御ゲート電圧ＶＧ
３はＯｖに設定されているので、ブレークダウンにより
発生した正孔がその浮遊ゲートに注入される。この結果
、メモリセルＭＣ３の閾値電圧が負極性の値に変わり、
これによってメモリセルＭＣ３のデータの書き込みが行
われる。

期間Ｔ２では選択電圧ｖＧ１、ＭＣ３及びＭＣ４を１２
．５ＶにｆＢ？定し、ＭＣ２（７）みｅＯＶに設定する
。このとき電圧Ｖ　ｄａｔａは為電圧の設定状態のまま
にしておく。これにより、今度はメモリセルＭＣ２のド
レイン近傍でブレークダウンが起こり、これにより発生
した正孔がその浮遊ゲートに注入され、メモリセルＭＣ
３のデータの書き込みが行われる。

一般に、ドレインの近傍に発生するアバランシェ・ブレ
ークダウンは、ゲート電圧の低い時の方がより低いドレ
イン電圧で起こることが知られている。このため、制御
ゲート電圧がＯｖにされているときにはブレークダウン
が起り、高電圧のときにはブレークダウンは起こらない
。

第１０図のタイミングチャートはデータ読み出し時のも
のであり、この例ではメモリセルＭＣ１から順次データ
を読み出す場合である。このデータの読み出し時には図
示しない手段により、直列回路１０の一端に５ｖよりも
低い読み出し電圧が印加される。そして非選択のメモリ
セルの制御ゲート電圧ＶＧが高電位、例えば５ｖに設定
され、選択されたメモリセルの制御ゲート電圧ＶＧは低
電位、例えばＯｖに設定される。従って、まず始めにメ
モリセルＭＣ１の制御ゲート電圧ｖＧ１がＯＶに設定さ
れ、メモリセルＭＣ１が選択される。

例えばこのメモリセルＭＣ１にはデータ′が書き込まれ
ていす、その同値電圧が正極性であるとすれば、このメ
モリセルＭＣ１はオフしたままである。

このとき、直列し路１０には電流は流れない。

次に、メモリセルＭＣ２の制御ゲート電圧ＶＧ２がＯＶ
に設定され、メモリセルＭＣ２が選択される。例えばこ
のメモリセルＭＣ２にはデータが書き込まれており、そ
の同値電圧が負極性であるとすれば、このメモリセルＭ
Ｃ２はオン状態になる。このとき、他のメモリセルＭＣ
Ｉ、ＭＣ３、ＭＣ４（７）制御ケート電圧ＶＧ１、ＭＣ
３、ＭＣ４は高電圧であるから、これらメモリセルＭＣ
１、ＭＣ３、ＭＣ４は全てオンしている。従って、この
場合には直列回路１０を介して電流が流れる。以下、メ
モリセルＭＣ３、ＭＣ４の順に制御ゲート電圧ＶＧ３　
、ＭＣ４を０■に設定する。

このデータ読み出し時の際、選択されたメモリセルＭＣ
のオン、オフ状態に基づいて直列回路１０の一端の電位
が変化し、この電位変化をセンスアンプ等で検出するこ
とにより読み出しデータの判定が行われる。なお、この
メモリセルが形成される半導体ウェハの不純物濃度を適
当に設定すれば、同値電圧制御のためのチャネル領域へ
のイオン注入は特に必要なく、高濃度領域２５を作るた
めのイオン注入のみでよい。例えば、基板抵抗が１００
・１程度のウェハ上にメモリセルを形成すれば、チャネ
ル領域へのイオン注入を特に行なわなくとも、その同値
電圧をＯｖ程度にすることができる。

すなわち、データの書込みが行なわれていないメモリセ
ルでは、選択された時はオフし、非選択の時はより電流
が多く流れた方が望ましい。このため、同値電圧はＯｖ
程度が理想的である。

［発明の効果］ 以上説明したようにこの発明によれば、複数個のメモリ
セルを直列接続して使用するようにした不揮発性半導体
メモリにおいて、データ読み出し速度と書き込み特性の
両方を十分に満足させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリの構成を示す
パターン平面図、第２図は第１図のメモリの一部の断面
図、第３図は上記実施例を説明するためのパターン平面
図、第４図ないし第７図はそれぞれこの発明の他の実施
例によるメモリの構成を示すパターン平面図、第８図は
上記第７図の実施例のメモリを説明するためのパターン
平面図、第９図及び第１０図はそれぞれ上記各実施例の
メモリの動作を示すタイミングチャート、第１１図は従
来メモリのメモリセルアレイ部分の回路図、第１２図は
上記従来メモリの一部のパターン平面図、第１３図はこ
の発明の途中の過程で考えられたメモリの一部の回路図
、第１４図は上記第１３図回路のパターン平面図、第１
５図は第１３図回路を説明するために使用される回路モ
デルを示す図、第１６図は浮遊ゲート構造ＭＯ８ＦＥＴ
の電圧−電流特性を示す曲線図である。 ２０・・・拡散領域くソース、ドレイン領域）、２２・
・・。 メモリセルの制御ゲート、２３・・・メモリセルの浮遊
ゲート、２４・・・チャネル領域、２５・・・高濃度領
域。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 ん 第３図 第４図　　　　　　第５図 第６図　　　　　第７図 第８図 −Ｔ　Ｉ　−７２− 第９図 第１０図 第１２図 第１３図　　　　　第１４図 ＶＧ（ｊｌ）−−ＶＧ（正） 第１５図　　　　　第１６図

Claims (1)

【特許請求の範囲】
1. 制御ゲート、浮遊ゲート、ソース及びドレイン領域を有
   し、ドレイン領域と接するチャネル領域の一部領域の不
   純物濃度が他の領域よりも高く設定された浮遊ゲート構
   造のＭＯＳＦＥＴからなるメモリセルを複数個直列接続
   して構成された直列回路と、データの書き込み時に上記
   直列回路の一端に所定の電圧を印加する書き込み電圧印
   加手段と、データの書き込み時に上記直列回路の各メモ
   リセルの制御ゲートに所定の電圧を印加して一つのＭＯ
   ＳＦＥＴを選択する選択手段とを具備し、データの書き
   込み時に選択されたメモリセルの浮遊ゲートから、前記
   直列回路の一端に印加される所定の電圧によつて電子を
   放出するかもしくは浮遊ゲートに正孔を注入するように
   構成したことを特徴とする不揮発性半導体メモリ。