JPS645400B2 - - Google Patents

Info

Publication number
JPS645400B2
JPS645400B2 JP13668580A JP13668580A JPS645400B2 JP S645400 B2 JPS645400 B2 JP S645400B2 JP 13668580 A JP13668580 A JP 13668580A JP 13668580 A JP13668580 A JP 13668580A JP S645400 B2 JPS645400 B2 JP S645400B2
Authority
JP
Japan
Prior art keywords
source
drain path
floating gate
row
programming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP13668580A
Other languages
English (en)
Other versions
JPS56101696A (en
Inventor
Jei Matsukueruroi Debitsudo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS56101696A publication Critical patent/JPS56101696A/ja
Publication of JPS645400B2 publication Critical patent/JPS645400B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
    • H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は半導体記憶装置、より詳しくは電気的
にプログラム可能なフローテイングゲート型
MOSメモリに関するものである。
フローテイングゲート型の電気的プログラム可
能な記憶装置は、両者ともTI社に委託されてい
る、ローレンス・エス・ウオール（Lawrence
Ｓ・Wall）に付与された米国特許第4122509号お
よび本出願人に付与された米国特許第4122544号、
あるいはシムコ（Simko）等に公布れた米国特許
第3984822号に開示されている。これらの
EPROM装置はゲート酸化物を通しての電子のト
ンネリングによりプログラムされる。この現象は
高電流がチヤネル内に生じる時に起きる。プログ
ラミング効率はプログラミング電流の通路におけ
る直列抵抗がプログラムされるセルを横ぎる電圧
降下を低下させると低下し得る。この効果は上述
の特許に従い金属ビツトラインを用いて各々のセ
ルに金属―シリコンコンタクトを作ることにより
作成される装置においては回避される。この事に
関するパフオーマンスは優秀であるがそのセルサ
イズは非常に密な「VLSI」アレイには大き過ぎ
る。
非常に高い密度のEPROM配列の作成方法が、
TI社に譲渡された米国特許第4151021号に開示さ
れている。この装置においては、延長されたN+
拡散モート領域がビツトラインとして用いられ、
金属ラインやコンタクトは全くない。その密度は
非常に高いがビツトラインの直列抵抗の問題は強
められる。
本発明の第１の目的は改善された電気的にプロ
グラム可能な半導体メモリセルを提供することで
ある。もう１つの目的は半導体集積回路内に形成
される際のセルサイズが小さく、効率的にプログ
ラムすることのできる電気的にプログラム可能な
セルを提供することである。更に他の目的は電気
的にプログラム可能なメモリセルの密集したアレ
イを各々のセルへの個々のコンタクトに依存しな
いでプログラムする方法を提供することである。
本発明の１つの実施例によれば、フローテイン
グゲート型の電気的にプログラム可能なメモリ装
置がＮチヤネル・ダブルレベル・ポリシリコン・
自動整列プロセスによつて作成され、非常に密集
したアレイがもたらされる。カラムラインとして
用いられる延長された拡散領域の固有抵抗により
生じるプログラミングの非能率性は容量性放電プ
ログラミング法により克服される。ソースドレイ
ンパスに基因してカラムラインに分布するキヤパ
シタンスを、選択されたローラインが高電圧にな
る前にプログラミング電圧まで充電し、セルを通
してパルスを作成する。一連のこれらのプログラ
ミングパルスを用いることができる。
本発明の新規な特徴は特許請求の範囲に述べら
れている。しかしながら本発明それ自体はその他
の特徴および利点と共に以下の添付図面を参照し
た実施例に関する詳細な説明によつて最も良く理
解されよう。
さて第１図を参照するとメモリセルアレイが示
されており、これは本出願人の米国特許第
4151021号に述べられている発明に従つて作るこ
とができる。各々のセルはフローテイングゲート
トランジスタ１０であつて、ソース１１、ドレイ
ン１２、フローテイングゲート１３および制御ゲ
ート１４を有している。セルの各々のロウにおけ
るゲート１４は全てロウアドレスライン１５の１
つに接続され、またロウアドレスライン１５は全
てロウデコーダ１６に接続される。セルの１つの
カラムにおけるソース電極またはドレイン電極１
１または１２は、１組の同一なカラムライン１７
の１つに接続され、またソースおよびドレインの
カラムライン１７はカラムデコーダ１８の各々の
端部に接続される。書き込みモードまたはプログ
ラムモードにおいて、カラムデコーダは本発明に
従つて機能し、高電圧（約＋25V）または低電圧
（プロセスによつて接地電位またはVssもしくは
Vbb）を選択的に各々のソースおよびドレイカラ
ムライン１７に印加する。この選択的な電圧の印
加はライン１９Ｃのカラムアドレスと、また
「０」と「１」のいずれを書き出すべきかという
事とに応答してなされる。書き込みまたはプログ
ラム演算のために、ロウデコーダ１６はライン１
９Ｒのロウアドレスに応答して、高電圧Vpまた
は低電圧（Vssまたは接地電位）をロウライン１
５の各々に印加する。読み出し演算には高電圧
Vpは全く用いられない。そしてカラムデコーダ
１８がライン１７を選択されたセルの右側で接地
し、左側で静荷重をカラムライン１７に接続す
る。そのためには1976年10月26日付でジエ・エイ
チ・レイモンドに公布され、TI社に譲渡された
米国特許第3988604号の第１４図に示されている
ようなデコード装置を用いる。ロウデコーダ１６
は論理「１」即ちVdd電圧を選択されたロウライ
ン１５に印加し、また論理「０」即ちVssを他の
全ての横列ライン１５に印加する。
セルの１つの構造が大きく拡大された断面図と
して第２図に示されている。このセルはここに記
述するＮチヤネルシリコンゲートMOSトランジ
スタのためのＰ型シリコン半導体基板２０におい
て形成される。セルのトランジスタ１０は２つの
N+型領域２２の間のチヤネル領域１により形成
され、前記N+型領域はソース１１およびドレイ
ン１２となる。チヤネル領域２１はフローテイン
グゲート１３の下にあり、フローテイングゲート
１３はN+にドープされた多結晶シリコンから成
る。フローテイングゲート１３は下にあるチヤネ
ル領域２１からゲート酸化物層２３により絶縁さ
れる。
この酸化物層２３の厚さは約800Åである。制
御ゲート１４もまたN+にドープされた多結晶シ
リコンから成り、ロウライン１５としての面に沿
つて拡がつている。制御ゲート１４はフローテイ
ングゲートから絶縁層２４によつて分離される。
この絶縁層の厚さは約1500Åである。セルは制御
ゲート１４がVpにある間にソース１１を高電圧
（Vp、約＋25V）に保持し、またドレイン１２を
Vssに保持することによりプログラムされる。前
述のように電圧を保持することにより、チヤネル
２１を通る電流のレベルは電子が酸化物２３を通
して注入されフローテイングゲート１３を充電す
るまでになる。１度充電されると、フローテイン
グゲートはこの状態に不確定に留まり従つてトラ
ンジスタの見かけのしきい値電圧は大いに増大し
約Vddまたはそれ以上にまでなる。このアレイは
紫外線を当てることによりプログラムが解かれ
る。
さて第３図を参照すると、本発明による１つの
セルアレイの１部が示されている。第４図ａから
第４図ｄは第２図と同様な、第３図に示されてい
る装置の断面図であり、構造の詳細を示してい
る。第３図に示されている領域は大きさが約
0.002cmかける0.003cmである。全体のセルアレイ
は、例えば65536個のセル216または131072個のセ
ル217あるいは２の他の累葉を含むことができる。
示されているセルのための15個のトランジスタ１
０は３つの平行な延長された領域内に形成され、
前記領域はセルのロウを形成し両側に厚いフイー
ルド酸化物２９を有する。これらの領域は技術用
語として「モート」と呼ばれ、厚いフイールド酸
化物を適所に有し、また顕微鏡で見られるように
トランジスタはスライス面上の低下領域にある。
モート内のN+拡散領域はセルとトランジスタの
ソースおよびドレインの間の相互連結を形成し、
セルのカラムライン１７と同様にロウラインを創
出する。多結晶シリコンの延長された平行なスト
リツプはアドレスライン１５およびトランジスタ
の制御ゲート１４を形成する。フローテイングゲ
ート１３はストツプ１５の下に埋められている。
本出願人の米国特許第4151021号による単純化さ
れた構造および製造技術はソース、ドレイン、ロ
ウラインおよびカラムラインを１回の拡散マスキ
ング操作において非常に密集したレイアウトで形
成および相互接続することを可能にする。この特
許は参考のためにここに記載されているもちろ
ん、本発明の特徴は他のプロセスにより作られた
EPROM装置にも適用され得る。
本発明によれば、セルは選択されたカラムライ
ン１７の分布キヤパシタンスを、選択された横列
ライン１５が高電圧になる前にある時間間隔にわ
たつて充電することによりプログラムされる。こ
の事はプログラミングを改善するのに役立つ。カ
ラムライン１７を形成するN+領域２２の抵抗は
非常に高くなり得てそのためチヤネル２１内の電
流がセルを従来の方法を用いて正しくプログラム
するには不十分なものとなる。第５図ａに示され
ているように、選択されたライン１７のVp電圧
は第５図ｂに見られるようにライン１５の電圧が
高くなるより前に高くなる。従つて選択されたセ
ルのチヤネル２１における接地電流は第５図ｃに
見られるようなパルスとなる。ある特定のセルの
ソースにおける電圧は第５図ｄに示されるように
なる。領域２２の分布キヤパシタンスが延長され
たモート領域の直列抵抗を通じて充電されるまで
にはある限定された時間が要求される。出力のた
めの選択されたカラムライン１７は（64Kの例と
して）第６図に見られるように各々の接合点にお
いてコンデンサ３１を伴う256個の直列抵抗３０
として考えることができる。選択された接地ライ
ンはコンデンサ３３を伴う抵抗３２と同様であ
る。第５図ｂのプログラミングパルスの間に、そ
のセルの領域内のコンデンサ３１は選択されたチ
ヤネル２１を通して放電し、放電路と直列な抵抗
３０または３２を伴なわずに接地側のコンデンサ
３３を充電することができる。一方もし縦列ライ
ンの端部でのVp電圧が従来の装置のように信頼
されると直列抵抗を横ぎる電圧降下はプログラミ
ングの有効性を低下させる。
唯一のプログラミングパルスの代わりにいくつ
かのパルスを用いることもできる。Vpに保持さ
れている選択されたカラムライン１７によつて、
ロウライン電圧（第５図ｂ）がVssに戻るやいな
やカラムライン電圧はコンデンサ３１を再び充電
させ、一方接地側のコンデンサ３３は抵抗３２を
通して放電を開始する。これについては第５図ｅ
を参照されたい。第５図ｂのもう１つのパルスは
コンデンサ３１がVpに近くなりまたコンデンサ
３３がVssに近くなることを許す時間間隔３４の
後に選択されたロウライン上に現れる。このサイ
クルは正しいプログラミングに必要な回数だけ繰
り返される。
本発明を例示的な実施例に関連して記述してき
たが、この記述は限定的な意味に解釈されること
を意図するものではない。本発明の他の実施例と
同様に例示的な本実施例の様々な修正はこの記述
から当業者には明きらかであろう。それ故、特許
請求の範囲が本発明の真の範囲に入るようなこの
ような修正または実施例をも包含するよう企図さ
れている。
【図面の簡単な説明】
第１図は本発明によつてプログラムすることの
できるメモリセルアレイを示す電気的な概略図、
第２図は第１図のアレイにおけるメモリセルの１
つを示す拡大断面図、第３図は第１図および第２
図のセルアレイを含む半導体集積回路チツプの一
部を示す平面図、第４図ａから第４図ｄは第３図
のアレイの直線ａ―ａ，ｂ―ｂ，ｃ―ｃ、および
ｄ―ｄに沿つた各々の断面を示す立面図、第５図
ａから第５図ｅは第１図から第４図の装置におけ
る様々な点において現れる電圧または電流を時間
に対して示すグラフ図、第６図は第１図から第４
図の装置の１部に対する等価回路を示す電気的な
概略図である。 参照番号の説明 １０…フローテイングゲート
トランジスタ；１１…ソース；１２…ドレイン；
１３…フローテイングゲート；１４…制御ゲー
ト；１５…ロウアドレスライン；１６…ロウデコ
ーダ；１７…カラムライン；１８…カラムデコー
ダ；２０…Ｎ型半導体基板；２１…チヤネル領
域；２２…N+型領域；２３…ゲート酸化物層；
２４…絶縁層；２９…フイールド酸化物。

Claims (1)

  1. 【特許請求の範囲】 １ メモリアレイ中のメモリセルをプログラミン
    グする方法であつて、各メモリセルは、ソースド
    レインパス、フローテイングゲート及び制御ゲー
    トを有し、上記フローテイングゲートは、ソース
    ドレインパスを高導電性にした時、上記ソースド
    レインパスとフローテイングゲートとの間の絶縁
    体層をトンネリングする電子によつて充電される
    フローテイングゲートであり、 (a) 制御ゲートを低い電圧に保持しながら、上記
    ソースドレインパスのキヤパシタンスを実質上
    プログラム電圧に充電し、 (b) その後、制御ゲートに高電圧を印加して、上
    記ソースドレインパスを導通させてフローテイ
    ングゲートを充電する 工程を包含するプログラミング方法。 ２ 上記アレイは、上記メモリセルに関連したロ
    ウとコラムより構成され、各ロウは上記セルの対
    応する複数の制御ゲートに接続され、その際、上
    記高電圧の印加を、導体としてロウを用いて行う
    ことを特徴とする特許請求の範囲第１項記載のプ
    ログラミング方法。 ３ 電気的にプログラム可能で、下記(a)乃至(d)を
    備えた半導体記憶装置： (a) メモリセルのロウとカラムアレイであつて、
    各メモリセルは、 関連したロウの他のメモリセルの制御ゲー
    トに、ロウラインによつて接続されている制
    御ゲート、 近接のロウラインに、その端が接続されて
    いるソースドレインパス、 上記ソースドレインパスと上記制御ゲート
    の間のフローテイングゲート、 を有するメモリセルであり、 (b) １つの選択されたカラムラインのキヤパシタ
    ンスをある時間間隔に渡つてプログラミング電
    圧にまで充電する回路、 (c) アレイ中の総てのセルの制御ゲートのレベル
    を、上記時間間隔の間、ソースドレインパスを
    非導通にするレベルに維持するための回路と、 (d) 上記時間間隔の後に始まる時間において、高
    電圧を上記ロウラインの選択された１つに接続
    し、選択された１つのセルのフローテイングゲ
    ートの充電を、ソースドレインパスとフローテ
    イングゲートとの間の絶縁体層を介する電子の
    トンネリングによつて行う回路。
JP13668580A 1979-10-01 1980-09-30 Semiconductor memory device and method of programming same Granted JPS56101696A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/080,712 US4282446A (en) 1979-10-01 1979-10-01 High density floating gate EPROM programmable by charge storage

Publications (2)

Publication Number Publication Date
JPS56101696A JPS56101696A (en) 1981-08-14
JPS645400B2 true JPS645400B2 (ja) 1989-01-30

Family

ID=22159135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13668580A Granted JPS56101696A (en) 1979-10-01 1980-09-30 Semiconductor memory device and method of programming same

Country Status (2)

Country Link
US (1) US4282446A (ja)
JP (1) JPS56101696A (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4366555A (en) * 1980-08-01 1982-12-28 National Semiconductor Corporation Electrically erasable programmable read only memory
US4577215A (en) * 1983-02-18 1986-03-18 Rca Corporation Dual word line, electrically alterable, nonvolatile floating gate memory device
US4566022A (en) * 1983-01-27 1986-01-21 International Business Machines Corporation Flexible/compressed array macro design
JPS60113397A (ja) * 1983-11-24 1985-06-19 Fujitsu Ltd プログラマブルリ−ドオンリメモリ装置
US4727515A (en) * 1983-12-14 1988-02-23 General Electric Co. High density programmable memory array
IT1213241B (it) * 1984-11-07 1989-12-14 Ates Componenti Elettron Matrice di memoria eprom con celle elementari simmetriche mos e suo metodo di scrittura.
US5172196A (en) * 1984-11-26 1992-12-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US4783764A (en) * 1984-11-26 1988-11-08 Hitachi, Ltd. Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated
US5016215A (en) * 1987-09-30 1991-05-14 Texas Instruments Incorporated High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing
JP2511485B2 (ja) * 1988-01-12 1996-06-26 沖電気工業株式会社 半導体記憶装置
US5067111A (en) * 1988-10-28 1991-11-19 Kabushiki Kaisha Toshiba Semiconductor memory device having a majority logic for determining data to be read out
KR0156590B1 (ko) * 1993-05-11 1998-12-01 미요시 순키치 비소멸성 메모리장치, 비소멸성 메모리셀 및 다수의 트랜지스터의 각각과 비소멸성 메모리셀의 스레솔드값의 조절방법
JPH0778484A (ja) * 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
EP0649172B1 (en) * 1993-10-15 2002-01-02 Sony Corporation Non-volatile memory device
US5623444A (en) * 1994-08-25 1997-04-22 Nippon Kokan Kk Electrically-erasable ROM with pulse-driven memory cell transistors
US5615146A (en) * 1994-11-11 1997-03-25 Nkk Corporation Nonvolatile memory with write data latch
US5602779A (en) * 1994-11-11 1997-02-11 Nkk Corporation Nonvolatile multivalue memory
US5661686A (en) * 1994-11-11 1997-08-26 Nkk Corporation Nonvolatile semiconductor memory
US5808338A (en) * 1994-11-11 1998-09-15 Nkk Corporation Nonvolatile semiconductor memory
JPH08329691A (ja) * 1995-05-30 1996-12-13 Nkk Corp 不揮発性半導体記憶装置
JPH0945090A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
JPH0945094A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
DE69521051T2 (de) * 1995-12-29 2001-09-06 Stmicroelectronics S.R.L., Agrate Brianza Programmierbare Vorrichtung mit Basismodulen, die mittels Flash-Speicherzellen mit einander verbunden werden

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4112509A (en) * 1976-12-27 1978-09-05 Texas Instruments Incorporated Electrically alterable floating gate semiconductor memory device
US4151021A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4184207A (en) * 1978-01-27 1980-01-15 Texas Instruments Incorporated High density floating gate electrically programmable ROM

Also Published As

Publication number Publication date
US4282446A (en) 1981-08-04
JPS56101696A (en) 1981-08-14

Similar Documents

Publication Publication Date Title
JPS645400B2 (ja)
JP2710521B2 (ja) 反転層を含む半導体メモリ・セルおよびメモリ・アレイ
JP3150362B2 (ja) Ｅｐｒｏｍ仮想接地アレイ
US4250569A (en) Semiconductor memory device
US5981335A (en) Method of making stacked gate memory cell structure
US5422844A (en) Memory array with field oxide islands eliminated and method
US4173766A (en) Insulated gate field-effect transistor read-only memory cell
USRE39697E1 (en) Method of making floating-gate memory-cell array with digital logic transistors
US4173791A (en) Insulated gate field-effect transistor read-only memory array
US4233526A (en) Semiconductor memory device having multi-gate transistors
US3728695A (en) Random-access floating gate mos memory array
KR960016803B1 (ko) 불휘발성 반도체 메모리장치
US5465231A (en) EEPROM and logic LSI chip including such EEPROM
US4384349A (en) High density electrically erasable floating gate dual-injection programmable memory device
US5151375A (en) EPROM virtual ground array
JPH10510124A (ja) ２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子
JPS6046554B2 (ja) 半導体記憶素子及び記憶回路
JPS5829631B2 (ja) 半導体メモリ
US6600186B1 (en) Process technology architecture of embedded DRAM
KR100373670B1 (ko) 불휘발성 반도체 기억 장치
US4503524A (en) Electrically erasable dual-injector floating gate programmable memory device
US5925904A (en) Two-terminal electrically-reprogrammable programmable logic element
US5247346A (en) E2 PROM cell array including single charge emitting means per row
JPH0581069B2 (ja)
JP3920550B2 (ja) 不揮発性半導体記憶装置