JPH01166621A - 追従比較型アナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は追従比較型のアナログ・ディジタル変換器に関
する。

〔従来の技術〕

従来の追従比較型のアナログ・ディジタル変換器は第３
図に示す構成であった。

第３図に於いてクロック信号発生装置１はカウンタ２の
カウント値を上下し、カウントの出力が常時Ｄ／Ａ変換
器３に入力され、アナログ化され、比較器４の一方の入
力端子に入力される。比較器の他方の入力端子にはアナ
ログ・ディジタル変換すべき信号即ちアナログ入力信号
５が入力される。

比較器４の出力によってカウンタ２の上昇、下降の方向
を決定し、常に入力信号に追従する様にカウンタ２が動
作しカウンタ２の出力がディジタル出力６となる。

〔発明が解決しようとする問題点〕

しかし、上記の如き従来のアナログ・ディジタル変換器
はクロック信号発生装置１がらの、クロック信号の周波
数が一定である為入力信号の一定周波数以上の変化には
追従不能でありその場合は出力値即ちＡ／Ｄ変換値に大
きな誤差を生ずるという問題点があった。

そこで本発明は入力アナログ信号の変化速度、変化率に
応じてＡ／Ｄ変換の速度を変化させて追従させて誤差の
無い、或いは誤差の極めて少ないアナログ・ディジタル
変換器を提供する事を目的とする。

〔問題点を解決する為の手段〕

上記目的の為本発明ではクロック信号発生装置にＶＣＯ
（電圧可変周波数発振器）を、又カウンタにアップダウ
ンカウンタを用い、入力信号とＤ／Ａ変換出力との差の
絶対値によってクロック信号の周波数を増減制御し、又
入力信号とＤ／Ａ変換信号との大小比較によってアップ
ダウンカウンタの演算極性（加算或いは減算）をそれぞ
れ制御する如く構成した。

〔作用〕

本発明は上記構成の通りクロック信号の周波数が固定さ
れておらず、入力信号の周波数に応じて変化するので、
入力信号の変化が少ない場合はＡ／Ｄ変換の変換速度は
極めて萬速化され電力消費も極めて少ない。

〔実施例〕

第１図は本発明の実施例の構成を示すブロック図である
。第２図は本発明の実施例の詳細構成を示すブロック図
である。

第１、第２図に於いて、第３図と同符号は同効物を示す
ものであり、説明は省略する。

７は差アンプ、８は絶対値回路、１１は■ｃ○（電圧制
御可変周波数発振器）、２１はアップダウンカウンタで
ある。　アップダウンカウンタ２１からの出力は出力用
バッファ２２とＤ／Ａ変換器３に入力される。

Ｄ／Ａ変換器３はディジタル入力をアナログ値に変換す
る。そして変換されたアナログ値は差アンプ７と比較器
４に入力される。差アンプ７はアナログ入力信号５との
差をとり、絶対値回路８によって正信号に直され、ＶＣ
ＯＩＩに入力される。

一方比較器４は予め定められた値と該アナログ値との大
小を比較して２４ｔ１の信号を出力し、その出力は一対
のコントロールゲート１５にそれぞれ入力される。一方
のコントロールゲートへはインバーター１４を通して反
転した比較器４の出力を、他方のコントロールゲートへ
はそのままのものを入力し、ｖＣｏｌｌにより発生させ
られたクロックをアップダウンカウンタ２１の２つの入
力端子（ＵＰ端子、ＤＯＷＮ端子）に通したり通さなか
ったりする動作を相反的に行い、アップダウンカウンタ
ー２１を上昇、下降させる。

この時、差アンプ７及び絶対値回路８により現在のアッ
プダウンカウンタ２１の値によるアナログ値と人力信号
５との差に比例した信号がクロフクＩＩＩＪ！１７４：
生１；、ＶＣＯｌｌに入力され、この信号線１７により
ＶＣＯＩＩはその電圧に比例した周波数の信号を発生す
る。この周波数信号はアップダウンカウンタ２１に一対
のコントロールゲート１５を介して供給されるが、該一
対のコントロールゲート１５を比較器４の出力により択
一的に選択することにより、上昇、下降の方向を決定す
る。この様にして入力信号５と内部のアナログ値との差
が大きい時は高周波数で、小さい時は低周波数で上昇下
降を行い、速やかに入力信号と一敗する様に動作を行う
、この時カウンタ２１がオーバーするとオーバー信号２
０が、アンダーになるとアンダー信号１９が出力される
。そして出力要求信号１８が入力されると出力信号６が
出力用バッファ１０から出力される。

又Ａ／Ｄ変換値が凡そ予測出来る場合、データ入力信号
１３により入力データ１２を入力データバッファ９を介
してアップダウンカウンタ２１に予めセット出来る様に
構成すればさらに高速化が可能である。又、Ｄ／Ａ変換
器の基準電圧はすファレンス信号１６により入力し、調
整が行える。

アップダウンカウンタ２１のアップ或いはダウンの方向
（即ち加算・減算の選択）は、比較器４の出力により決
定する。カウンタ２１のクロックは該ＶＣＯＩＩの出力
を用いる。

尚、差が０になった時でも一定の出力を出すようにすれ
ば差が小さくなった時いつまでも僅かな誤差が残る事が
無く都合が良い。

〔発明の効果〕

以上の様に本発明によれば略連続した変化の少ない入力
信号の場合、無駄の無い動作を行うので高速動作が可能
の追従比較型アナログ・ディジタル変換器が実現出来る
。

初期値をデータとして与えられる様にしておくと、マイ
クロプロセッサ等により入力が予測出来る場合には特に
高速な追従比較型アナログ・ディジタル変換器が可能で
ある。又入力が急激な変化をした場合でも最悪従来と略
同じ変換時間となる為平均的変換時間は大幅に短縮され
るという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は本発明の実施例の詳細構成を示すブロック、第３図
は従来例を示すブロック図である。 （主要部分の符号の説明）

Claims (1)

1. 【特許請求の範囲】 ＶＣＯと； 該ＶＣＯが接続されてその出力をカウントするアップダ
   ウンカウンタと； 該アップダウンカウンタの出力をＤ／Ａ変換するＤ／Ａ
   変換器と； 該Ｄ／Ａ変換器の出力と変換すべきアナログ信号とを比
   較してその出力をアップダウンカウンタの極性決定端子
   に接続する比較器と； 該Ｄ／Ａ変換器の出力と変換すべきアナログ信号との差
   を演算増幅する差アンプと； 該差アンプの出力を絶対値化する絶対値回路とを備え、 該絶対値回路の出力を前記ＶＣＯの入力とした事を特徴
   とする追従比較型アナログ・ディジタル変換器。