JPH01167794A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH01167794A JPH01167794A JP62325864A JP32586487A JPH01167794A JP H01167794 A JPH01167794 A JP H01167794A JP 62325864 A JP62325864 A JP 62325864A JP 32586487 A JP32586487 A JP 32586487A JP H01167794 A JPH01167794 A JP H01167794A
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- JP
- Japan
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- liquid crystal
- crystal display
- signal
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- signal electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はテレビジョンの画像信号を映出するアクティブ
・マトリクスを用いた液晶表示装置に間するものである
。
・マトリクスを用いた液晶表示装置に間するものである
。
従来の技術
近年、アクティブ・マトリクスを用いたテレビジョンの
画像信号用の液晶表示装置、いわゆる液晶テレビが実用
化されている。
画像信号用の液晶表示装置、いわゆる液晶テレビが実用
化されている。
ここで第４図に従来の液晶テレビの一般的な構成例を示
し、図と共に説明する。第４図において１はアクティブ
・マトリクス・パネル、２は画素毎に設けられた薄膜ト
ランジスタ、３は一画素相当の液晶セル、そして４は走
査電極、５は走査電極駆動回路である。走査電極駆動回
路５の内容は図示しないがシフトレジスタで構成され、
端子ＳＶは入力データ、端子ΦＶは水平走査周期のクロ
ックであり、゛走査電極４に上から順番に一水平期間ご
と走査パルスを加える。モして６は信号電極、７ａ及び
７ｂは信号電極駆動回路、８は通常のビデオ信号を液晶
の駆動に適した波形に処理する信号処理回路である。パ
ネルの動作原理については本発明の目的から離れるので
説明を省略する。次に信号処理間係について具体的に第
５図と共に説明する。第５図において９．１０はオペア
ンプ、１１はアナログ・マルチプレクサ、１２はオペア
ンプ９の入力抵抗、１３はオペアンプ９の帰還抵抗、１
４はオペアンプ１０の入力抵抗、１５はオペアンプｌＯ
の帰還抵抗である。抵抗１４と抵抗１５は同一値であり
、オペアンプｌＯは増幅度ｌの反転アンプとして動作し
ている。アナログのビデオ信号が入力抵抗１２を通じて
オペアンプ９で所定の振幅に（通常０． ７■振幅を約
５ｖ振輻に）増幅する。この増幅された信号とオペアン
プｌＯで反転された信号を、アナログ−マルチプレクサ
ｌｌで両者を１／２ｆＶ、 つまリーフイールド毎に
切り替えて液晶の交流駆動を実現している。第３図の端
子Ａは第４図に示す信号電極駆動回路７ａ及び７ｂに接
続され、この回路の出力部となっている。この端子Ａの
波形例を第３図（ａ）に示す。第３図（ａ）のＶｓは第
３図（ｃ）に示すように、垂直走査周期で黒から白へ変
化するランプ波が加えられた時の端子Ａの波形で、フィ
ールド期閏毎に極性の反転した交流波形になっている。
し、図と共に説明する。第４図において１はアクティブ
・マトリクス・パネル、２は画素毎に設けられた薄膜ト
ランジスタ、３は一画素相当の液晶セル、そして４は走
査電極、５は走査電極駆動回路である。走査電極駆動回
路５の内容は図示しないがシフトレジスタで構成され、
端子ＳＶは入力データ、端子ΦＶは水平走査周期のクロ
ックであり、゛走査電極４に上から順番に一水平期間ご
と走査パルスを加える。モして６は信号電極、７ａ及び
７ｂは信号電極駆動回路、８は通常のビデオ信号を液晶
の駆動に適した波形に処理する信号処理回路である。パ
ネルの動作原理については本発明の目的から離れるので
説明を省略する。次に信号処理間係について具体的に第
５図と共に説明する。第５図において９．１０はオペア
ンプ、１１はアナログ・マルチプレクサ、１２はオペア
ンプ９の入力抵抗、１３はオペアンプ９の帰還抵抗、１
４はオペアンプ１０の入力抵抗、１５はオペアンプｌＯ
の帰還抵抗である。抵抗１４と抵抗１５は同一値であり
、オペアンプｌＯは増幅度ｌの反転アンプとして動作し
ている。アナログのビデオ信号が入力抵抗１２を通じて
オペアンプ９で所定の振幅に（通常０． ７■振幅を約
５ｖ振輻に）増幅する。この増幅された信号とオペアン
プｌＯで反転された信号を、アナログ−マルチプレクサ
ｌｌで両者を１／２ｆＶ、 つまリーフイールド毎に
切り替えて液晶の交流駆動を実現している。第３図の端
子Ａは第４図に示す信号電極駆動回路７ａ及び７ｂに接
続され、この回路の出力部となっている。この端子Ａの
波形例を第３図（ａ）に示す。第３図（ａ）のＶｓは第
３図（ｃ）に示すように、垂直走査周期で黒から白へ変
化するランプ波が加えられた時の端子Ａの波形で、フィ
ールド期閏毎に極性の反転した交流波形になっている。
ちなみにＶｇは走査電極の電圧波形例をである。
この信号電極駆動回路７ａ及び７ｂの内容について第４
図と共に説明する。第６図において端子Ａ部は、第３図
の端子Ａ部であり、第６図においてはアナログ入力部と
なっている。第６図において１６はシフトレジスタ、１
７はアナログのサンプル・ホールド回路、１８は出力バ
ッファである。シフトレジスタ１６の端子ＳＨは水平走
査周期のスタートパルスで、このパルスを端子ΦＨから
のクロック周期で順番に次段へ送っていく。このシフト
レジスタの各段の出力をサンプル・ホールド回路１７の
サンプル信号としている。サンプル・ホールド回路１７
は交流化された端子Ａからの信号をサンプルし、出力バ
ッファ１８を通じて信号電極６を駆動する。ここで水平
画素数を５００とするとクロック周期は有効水平走査期
間５０μｓを５００で割った０、１μｓつまりＩＯＭＨ
２と高速になる。
図と共に説明する。第６図において端子Ａ部は、第３図
の端子Ａ部であり、第６図においてはアナログ入力部と
なっている。第６図において１６はシフトレジスタ、１
７はアナログのサンプル・ホールド回路、１８は出力バ
ッファである。シフトレジスタ１６の端子ＳＨは水平走
査周期のスタートパルスで、このパルスを端子ΦＨから
のクロック周期で順番に次段へ送っていく。このシフト
レジスタの各段の出力をサンプル・ホールド回路１７の
サンプル信号としている。サンプル・ホールド回路１７
は交流化された端子Ａからの信号をサンプルし、出力バ
ッファ１８を通じて信号電極６を駆動する。ここで水平
画素数を５００とするとクロック周期は有効水平走査期
間５０μｓを５００で割った０、１μｓつまりＩＯＭＨ
２と高速になる。
そのため第２図に示したように信号電極を互い違いに上
下に接続し、各々のクロック周期を半分の５ＭＨｚとす
ることが一般的である。また、これは実装ピッチも倍に
広がる利点もある。そして数十チャンネルまとめてＩＣ
化してパネルｌへ実装する。通常、消費電力とチップサ
イズの点からＭＯＳ−ＩＣ化のされるがサンプル・ホー
ルド１７とバッファ１８はアナログ動作である点と、多
数のチャンネルを集積するためトランジスタ数を多くし
て精度を高める構成をとることができない点から、後述
する問題点を有していた。
下に接続し、各々のクロック周期を半分の５ＭＨｚとす
ることが一般的である。また、これは実装ピッチも倍に
広がる利点もある。そして数十チャンネルまとめてＩＣ
化してパネルｌへ実装する。通常、消費電力とチップサ
イズの点からＭＯＳ−ＩＣ化のされるがサンプル・ホー
ルド１７とバッファ１８はアナログ動作である点と、多
数のチャンネルを集積するためトランジスタ数を多くし
て精度を高める構成をとることができない点から、後述
する問題点を有していた。
発明が解決しようとする問題点
従来の構成ではすだれ状の輝度むらが発生しやすいとい
う問題点があった。この典型週な例を第７図に示す。こ
れは輝度が−様な信号を入力しても上の信号電極駆動回
路７ａと下の信号電極駆動回路７ｂの出力差があるため
、縦−本毎に輝度差が発生した例である。発明者の実験
では約１００ｍＶの出力差でもすだれ状のむらが認識で
きた。
う問題点があった。この典型週な例を第７図に示す。こ
れは輝度が−様な信号を入力しても上の信号電極駆動回
路７ａと下の信号電極駆動回路７ｂの出力差があるため
、縦−本毎に輝度差が発生した例である。発明者の実験
では約１００ｍＶの出力差でもすだれ状のむらが認識で
きた。
隣接した画素間では１％程度の輝度差でも認識されると
いう事は一般に知られている。また液晶のダイナミック
レンジは約３ｖ（最大振幅５■−スレッショルド電圧２
Ｖ）なので１００ｍＶは輝度に換算して３％程度になり
確実に認識できるレベルである。また、上下で特性が良
く合っていても隣のＩＣ間で出力偏差があればその境界
で線が認識できる。
いう事は一般に知られている。また液晶のダイナミック
レンジは約３ｖ（最大振幅５■−スレッショルド電圧２
Ｖ）なので１００ｍＶは輝度に換算して３％程度になり
確実に認識できるレベルである。また、上下で特性が良
く合っていても隣のＩＣ間で出力偏差があればその境界
で線が認識できる。
この原因の一つにはＩＣプロセスのばらつきに起因する
第６図の出力バッファ１８のオフセット電圧の偏差があ
る。同一ウニバー内でのばらつきは小さいがロフトが異
なると１００ｍＶ以下にするのは非常に困雅である。も
う一つの原因は、サンプル・ホールド回路１７のサンプ
ル・コンデンサのばらつきである。これはマスクパター
ン精度に起因し同一チップ内でもばらつきを生じる。
第６図の出力バッファ１８のオフセット電圧の偏差があ
る。同一ウニバー内でのばらつきは小さいがロフトが異
なると１００ｍＶ以下にするのは非常に困雅である。も
う一つの原因は、サンプル・ホールド回路１７のサンプ
ル・コンデンサのばらつきである。これはマスクパター
ン精度に起因し同一チップ内でもばらつきを生じる。
このように従来の構成では出力偏差をなくすことは難し
く、その結果輝度むらの残る品位の低い画像しか得られ
なかった。
く、その結果輝度むらの残る品位の低い画像しか得られ
なかった。
本発明はかかる点に鑑み、輝度むらのない良好な画像を
得ることができる液晶駆動装置を提供することを目的と
する。
得ることができる液晶駆動装置を提供することを目的と
する。
問題点を解決するための手段
本発明はビデオ信号を入力とするＡ／Ｄ変換器と、前記
Ａ／Ｄ変換器に接続された係数ＲＯＭと、前記係数ＲＯ
Ｍの出力をＤ／Ａ変換するＤ／Ａ変換器と、前記Ｄ／Ａ
変換器に接続された前記信号電極を駆動する信号電極駆
動回路とを備え、この信号電極駆動回路が信号電極数に
相当す゛るシフトレジスタとサンプル・ホールド回路と
バッファ回路とから構成され、シフトレジスタのクロッ
クに同期したクロックをカウントするカウンタの出力を
前記係数ＲＯＭに入力することにより、前記信号電極駆
動回路の出力偏差を補正するものである。
Ａ／Ｄ変換器に接続された係数ＲＯＭと、前記係数ＲＯ
Ｍの出力をＤ／Ａ変換するＤ／Ａ変換器と、前記Ｄ／Ａ
変換器に接続された前記信号電極を駆動する信号電極駆
動回路とを備え、この信号電極駆動回路が信号電極数に
相当す゛るシフトレジスタとサンプル・ホールド回路と
バッファ回路とから構成され、シフトレジスタのクロッ
クに同期したクロックをカウントするカウンタの出力を
前記係数ＲＯＭに入力することにより、前記信号電極駆
動回路の出力偏差を補正するものである。
作用
本発明はビデオ信号をいったんＡ／Ｄ変換し、そのディ
ジタル信号を予め信号電極駆動回路の出力偏差を補正し
たデータが記憶しである係数ＲＯＭに加えて、そのディ
ジタル出力を再度Ｄ／Ａ変換して信号電極駆動回路に加
えるものである。そして信号電極駆動回路の個々のチャ
ンネルを補正するために信号電極駆動回路のシフトレジ
スタと同期したカウンタの出力を係数ＲＯＭに加えて同
期をとることにより、全てのチャンネルの全てのレベル
を補正することが可能となる。
ジタル信号を予め信号電極駆動回路の出力偏差を補正し
たデータが記憶しである係数ＲＯＭに加えて、そのディ
ジタル出力を再度Ｄ／Ａ変換して信号電極駆動回路に加
えるものである。そして信号電極駆動回路の個々のチャ
ンネルを補正するために信号電極駆動回路のシフトレジ
スタと同期したカウンタの出力を係数ＲＯＭに加えて同
期をとることにより、全てのチャンネルの全てのレベル
を補正することが可能となる。
実施例
本発明の実施例を第１図に示し、図と共に説明する。第
１図において１９はＡ／Ｄ変換器、２０は係数ＲＯＭ、
２１Ｃ，ｔカウンタ、ｎ、２３はＤ／Ａ変換器、２４
．２５はデータ保持のためのラッチ、２６は周波数を１
／２に落とすカウンタである。次に動作を説明する。ア
ナログのビデオ信号はＡ／Ｄ変換器１９によってディジ
タル化されるが、そのクロックは前述の５００画素の例
ではＩＯＭＨ２である。そして同時にこの１０ＭＨｚの
クロックはカウンタ２１もインクリメントする。Ａ／Ｄ
変換器１９のディジタル出力とカウンタ２１の出力を係
数ＲＯＭ２０のアドレスに加える。更に液晶用にビデオ
信号を交流化するため１／２ｆＶの信号を１ビット係数
ＲＯＭ２０に追加する。この動作は後述する。発明者の
実験では係数ＲＯＭ２０の容量はアドレスがビデオ信号
を７ビツト、カウンタ２１の出力は５００画素なので９
ビツト、交流化の１ビツトの計１７ビツトであり、デー
タは一般的な８ビツトとし合計１Ｍビットであった。こ
れは、１チツプも可能な容量である。１０ＭＨｚのクロ
ック２ΦＨは１／２カウンタ２６で半分の５ＭＨｚのΦ
Ｈとなって上側のラッチ２４と信号電極駆動回路７ａの
シフトレジスタのクロックとなる。上側のΦＨと逆位相
のΦＨは下側のラッチ２５と信号電極駆動回路７ｂのシ
フトレジスタのクロックとなる。ラッチ２４により上側
の信号電極駆動回路７ａの分だけになった補正されたデ
ィジタル信号はＤ／Ａ変換器２２によってアナログ信号
に戻されて信号電極駆動回路７に入力される。同様にラ
ッチ２５とＤ／Ａ変換器２３を通って信号電極駆動回路
７ｂに補正されたアナログ信号が入力される。補正誤差
はＤ／Ａ変換器の出力が１０Ｖｐｐ （最大電圧５ｖを
交流化するため２倍になる。）を８ビツトで処理するた
め５０ｍＶ以下になる。
１図において１９はＡ／Ｄ変換器、２０は係数ＲＯＭ、
２１Ｃ，ｔカウンタ、ｎ、２３はＤ／Ａ変換器、２４
．２５はデータ保持のためのラッチ、２６は周波数を１
／２に落とすカウンタである。次に動作を説明する。ア
ナログのビデオ信号はＡ／Ｄ変換器１９によってディジ
タル化されるが、そのクロックは前述の５００画素の例
ではＩＯＭＨ２である。そして同時にこの１０ＭＨｚの
クロックはカウンタ２１もインクリメントする。Ａ／Ｄ
変換器１９のディジタル出力とカウンタ２１の出力を係
数ＲＯＭ２０のアドレスに加える。更に液晶用にビデオ
信号を交流化するため１／２ｆＶの信号を１ビット係数
ＲＯＭ２０に追加する。この動作は後述する。発明者の
実験では係数ＲＯＭ２０の容量はアドレスがビデオ信号
を７ビツト、カウンタ２１の出力は５００画素なので９
ビツト、交流化の１ビツトの計１７ビツトであり、デー
タは一般的な８ビツトとし合計１Ｍビットであった。こ
れは、１チツプも可能な容量である。１０ＭＨｚのクロ
ック２ΦＨは１／２カウンタ２６で半分の５ＭＨｚのΦ
Ｈとなって上側のラッチ２４と信号電極駆動回路７ａの
シフトレジスタのクロックとなる。上側のΦＨと逆位相
のΦＨは下側のラッチ２５と信号電極駆動回路７ｂのシ
フトレジスタのクロックとなる。ラッチ２４により上側
の信号電極駆動回路７ａの分だけになった補正されたデ
ィジタル信号はＤ／Ａ変換器２２によってアナログ信号
に戻されて信号電極駆動回路７に入力される。同様にラ
ッチ２５とＤ／Ａ変換器２３を通って信号電極駆動回路
７ｂに補正されたアナログ信号が入力される。補正誤差
はＤ／Ａ変換器の出力が１０Ｖｐｐ （最大電圧５ｖを
交流化するため２倍になる。）を８ビツトで処理するた
め５０ｍＶ以下になる。
本発明の構成ではきめの細かいガンマ補正も同時に可能
となる。その様子を第２図と共に説明する。第２図（ａ
）の波線に液晶の人出力特性の一例を示す。ここでは横
軸の入力は液晶の入力端子、縦軸の出力は輝度（または
透過度）を示す、このように中間領域で急にあがり後に
飽和する非直線的な特性であり、このままでは過度に中
間調が白っぽく、かつ白ピークでは詰まる画像となって
しまう。そこで第２図（ａ）の実線に示すように直線に
なるような入出力特性を係数ＲＯＭ２０の内容にいれて
おけば階調性の良い良好な画像が得られる。実際は信号
電極駆動回路のばらつきの補正を行なうため信号電極−
本一本の液晶の入出力特性を測定し、ガンマ補正を含め
オーバーオールのデータを係数ＲＯＭ２０に書き込むこ
とになる。
となる。その様子を第２図と共に説明する。第２図（ａ
）の波線に液晶の人出力特性の一例を示す。ここでは横
軸の入力は液晶の入力端子、縦軸の出力は輝度（または
透過度）を示す、このように中間領域で急にあがり後に
飽和する非直線的な特性であり、このままでは過度に中
間調が白っぽく、かつ白ピークでは詰まる画像となって
しまう。そこで第２図（ａ）の実線に示すように直線に
なるような入出力特性を係数ＲＯＭ２０の内容にいれて
おけば階調性の良い良好な画像が得られる。実際は信号
電極駆動回路のばらつきの補正を行なうため信号電極−
本一本の液晶の入出力特性を測定し、ガンマ補正を含め
オーバーオールのデータを係数ＲＯＭ２０に書き込むこ
とになる。
前述の交流化について第２図（ａ）、 （ｂ）と共に説
明する。係数ＲＯＭ２０の最上位ビットは１に固定して
おく。モして１／２ｆＶの信号によっであるフィールド
では第７図（ａ）の実線のように増加するデータにし、
別なフィールドでは第２図（ｂ）に示すように（ａ）と
逆の減少するデータにする。このようにすれば正確な交
流化が可能となる。この交流化の例を第３図（ｂ）のＶ
ｓに示す。
明する。係数ＲＯＭ２０の最上位ビットは１に固定して
おく。モして１／２ｆＶの信号によっであるフィールド
では第７図（ａ）の実線のように増加するデータにし、
別なフィールドでは第２図（ｂ）に示すように（ａ）と
逆の減少するデータにする。このようにすれば正確な交
流化が可能となる。この交流化の例を第３図（ｂ）のＶ
ｓに示す。
なお、第１図の例ではＤ／Ａ変換器を２組使用している
が、係数ＲＯＭの出力をラッチを通さず一つのＤ／Ａ変
換器でＤ／Ａ変換し、高速のアナログ・マルチプレクサ
で上下の信号に分けても良い。また、ラッチを係数ＲＯ
Ｍの前に置き、係数ＲＯＭを二組にしても良い。
が、係数ＲＯＭの出力をラッチを通さず一つのＤ／Ａ変
換器でＤ／Ａ変換し、高速のアナログ・マルチプレクサ
で上下の信号に分けても良い。また、ラッチを係数ＲＯ
Ｍの前に置き、係数ＲＯＭを二組にしても良い。
発明の効果
以上述べたように本発明によれば、アクティブ・マトリ
クスの液晶表示装置において、信号電極駆動回路の出力
偏差を全てのチャンネル、全てのレベルで補正できるの
で輝度むらのない良好な画像を得ることができる。また
今まで使用できなかった出力偏差の大きな信号電極駆動
回路のＩＣチップが使用可能となり、ＩＣチップ設計の
自由度が増し、簡単な構成のＩＣチップが使用可能とな
る。更にきめのこまかい階調が可能となり、品位の高い
画像が得られる。そしてディジタル的に交流化するので
温度等に対しＤＣオフセット分のない安定な交流駆動が
でき、液晶の長寿命化も可能となる。
クスの液晶表示装置において、信号電極駆動回路の出力
偏差を全てのチャンネル、全てのレベルで補正できるの
で輝度むらのない良好な画像を得ることができる。また
今まで使用できなかった出力偏差の大きな信号電極駆動
回路のＩＣチップが使用可能となり、ＩＣチップ設計の
自由度が増し、簡単な構成のＩＣチップが使用可能とな
る。更にきめのこまかい階調が可能となり、品位の高い
画像が得られる。そしてディジタル的に交流化するので
温度等に対しＤＣオフセット分のない安定な交流駆動が
でき、液晶の長寿命化も可能となる。
第１図は本発明の一実施例における液晶表示装置の構成
を示すブロック図、第２図は液晶パネルの入出力特性の
一例と前記実施例における係数ＲＯＭによる入出力特性
の、−例を示した特性図、第３図は実施例および従来例
における液晶表示装置の信号処理回路の入出力波形の一
例を示す波形図、第４図は従来の液晶表示装置の構成を
示すブロック図、第５図は従来の液晶表示装置における
信号処理回路を示す回路図、第６図は従来の液晶表示装
置における信号電極駆動回路の構成を示す回路図、第７
図は従来の液晶表示装置による画面の一例を示す表示画
面図である。 ｌ・・・アクティブ・マトリクス・パネル（液晶パネル
）、 ６・・・信号電極、７ ａｓ ７ ｂ・・・信号電極
駆動回路、１９・−Ａ ／ Ｄ変換器、２０−・・係数
ＲＯＭ。 ２１−・・カウンタ、２２．２３−Ｄ／Ａ変換器。 代理人の氏名 弁理士 中尾敏男 はか１名纂 １ 図 Ｑ ゐ−Ｈ′ ゛、Φ 第 ２ 図 入力 入力 第３図 第４図 第５図 第６図
を示すブロック図、第２図は液晶パネルの入出力特性の
一例と前記実施例における係数ＲＯＭによる入出力特性
の、−例を示した特性図、第３図は実施例および従来例
における液晶表示装置の信号処理回路の入出力波形の一
例を示す波形図、第４図は従来の液晶表示装置の構成を
示すブロック図、第５図は従来の液晶表示装置における
信号処理回路を示す回路図、第６図は従来の液晶表示装
置における信号電極駆動回路の構成を示す回路図、第７
図は従来の液晶表示装置による画面の一例を示す表示画
面図である。 ｌ・・・アクティブ・マトリクス・パネル（液晶パネル
）、 ６・・・信号電極、７ ａｓ ７ ｂ・・・信号電極
駆動回路、１９・−Ａ ／ Ｄ変換器、２０−・・係数
ＲＯＭ。 ２１−・・カウンタ、２２．２３−Ｄ／Ａ変換器。 代理人の氏名 弁理士 中尾敏男 はか１名纂 １ 図 Ｑ ゐ−Ｈ′ ゛、Φ 第 ２ 図 入力 入力 第３図 第４図 第５図 第６図
Claims (4)
- （１）信号電極を有する液晶表示パネルと、映像信号を
入力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に接続され
た係数ＲＯＭと、前記係数ＲＯＭの出力をＤ／Ａ変換す
るＤ／Ａ変換器と、前記Ｄ／Ａ変換器に接続された前記
信号電極を駆動する信号電極駆動回路とを備えたことを
特徴とする液晶表示装置。 - （２）前記信号電極駆動回路は信号電極数に相当するシ
フトレジスタとサンプル・ホールド回路とバッファ回路
とから構成され、係数ＲＯＭは前記信号電極駆動回路の
出力偏差を補正する補正データを有し、前記係数ＲＯＭ
はシフトレジスタのクロックに同期したクロックをカウ
ントするカウンタの出力を入力する特許請求の範囲第１
項記載の液晶表示装置。 - （３）交流周期信号を係数ＲＯＭに入力し、液晶表示パ
ネルを交流駆動するすることを特徴とする特許請求の範
囲第１項記載の液晶表示装置。 - （４）係数ＲＯＭのデータは液晶パネルのガンマ補正デ
ータを含むデータであることを特徴とする特許請求の範
囲第１項記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325864A JPH01167794A (ja) | 1987-12-23 | 1987-12-23 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325864A JPH01167794A (ja) | 1987-12-23 | 1987-12-23 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01167794A true JPH01167794A (ja) | 1989-07-03 |
Family
ID=18181469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325864A Pending JPH01167794A (ja) | 1987-12-23 | 1987-12-23 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01167794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104364A (en) * | 1997-05-27 | 2000-08-15 | Nec Corporation | Device for reducing output deviation in liquid crystal display driving device |
| US7113156B2 (en) | 2002-04-08 | 2006-09-26 | Nec Electronics Corporation | Driver circuit of display device |
-
1987
- 1987-12-23 JP JP62325864A patent/JPH01167794A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6104364A (en) * | 1997-05-27 | 2000-08-15 | Nec Corporation | Device for reducing output deviation in liquid crystal display driving device |
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