JPH01168042A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01168042A JPH01168042A JP62327767A JP32776787A JPH01168042A JP H01168042 A JPH01168042 A JP H01168042A JP 62327767 A JP62327767 A JP 62327767A JP 32776787 A JP32776787 A JP 32776787A JP H01168042 A JPH01168042 A JP H01168042A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- buffer
- power supply
- cells
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路装置に関し、電源供給用パッド
又は接地用パッドを数多く必要とする半導体集積回路装
置、特にセミカスタムＬＳＩ、すなわちゲートアレイ方
式の集積回路装置に関するものである。
又は接地用パッドを数多く必要とする半導体集積回路装
置、特にセミカスタムＬＳＩ、すなわちゲートアレイ方
式の集積回路装置に関するものである。
ゲートアレイ方式とは、あらかじめ拡散工程を終えて能
動素子あるいは受動素子を作り込んだ内部セル及びバッ
ファセルを半導体基板に形成しておき、その後に実現し
友いＪ！能に応じて配線のみを設計し、完成させるもの
である。
動素子あるいは受動素子を作り込んだ内部セル及びバッ
ファセルを半導体基板に形成しておき、その後に実現し
友いＪ！能に応じて配線のみを設計し、完成させるもの
である。
ゲートアレイ方式ＬＳＩの一例を第２図に示す。
第２図に於いて半導体チップ１の中央部に内部セル領域
２を配置し、その周囲に入出力バッファセル３を複数個
配置している。こ几らのバッファセル列の上に電源フィ
ン４、電源フィン５を設けている。そしてパップアセル
列と平行にパッド６を複数個配置し、隣り合うバッファ
セル３とパッド６を接読している。
２を配置し、その周囲に入出力バッファセル３を複数個
配置している。こ几らのバッファセル列の上に電源フィ
ン４、電源フィン５を設けている。そしてパップアセル
列と平行にパッド６を複数個配置し、隣り合うバッファ
セル３とパッド６を接読している。
近年、入出力インターフェイスに関して、入出力バッフ
ァセルの出力駆動能力の向上が要求されている。入出力
バッファセルの最大駆動能力はバッファセル内に配置さ
れるトランジスタの数に依存する。すなわち駆動能力を
大きく設計すれば、バッファセル内に配置するトランジ
スタの数が多くなり、必然的に入出力バッファセル自体
が大きくなる。しかし第蔑図に示すように各バッファセ
ル３を１対１にパッド６に対応させて配置すると、バッ
ファセル３の配置ピッチとパッド６の配置ピッチが同じ
である念めに、パッドとパッド間の距ｍがバッファセル
３のピッチに影響されて、ワイヤボンディングの際に受
ける制限から決まる距離以上に大きくなる。また駆動能
力が大きくなれば、パッドを電源供給用パッド又は接地
用パッドとして数多く用いる必要が生じる。このために
、電源供給用パッド又は接地用パッドに対応する電源供
給用バッファ又は接地用バッファが増え、入出力バッフ
ァとして使えるバッファ数が減少し、半導体集積回路装
置としての機能低下を余儀無くされるという問題点があ
った。
ァセルの出力駆動能力の向上が要求されている。入出力
バッファセルの最大駆動能力はバッファセル内に配置さ
れるトランジスタの数に依存する。すなわち駆動能力を
大きく設計すれば、バッファセル内に配置するトランジ
スタの数が多くなり、必然的に入出力バッファセル自体
が大きくなる。しかし第蔑図に示すように各バッファセ
ル３を１対１にパッド６に対応させて配置すると、バッ
ファセル３の配置ピッチとパッド６の配置ピッチが同じ
である念めに、パッドとパッド間の距ｍがバッファセル
３のピッチに影響されて、ワイヤボンディングの際に受
ける制限から決まる距離以上に大きくなる。また駆動能
力が大きくなれば、パッドを電源供給用パッド又は接地
用パッドとして数多く用いる必要が生じる。このために
、電源供給用パッド又は接地用パッドに対応する電源供
給用バッファ又は接地用バッファが増え、入出力バッフ
ァとして使えるバッファ数が減少し、半導体集積回路装
置としての機能低下を余儀無くされるという問題点があ
った。
［問題点を解決する為の手段］
本発明は従来の問題点を解決する為、半導体チップの中
央部に内部セル領域を設け、その内部セル領域の周囲に
入出力バッファセル列を配置し、そのバッファセル列と
平行にパッド列を配置する構成の半導体集積回路装置に
於いて、パッドの配置ピッチをバッファセル列の配置ピ
ッチより小さくしてバッファセル数よりも多くのパッド
を配置し、各々のバッファセルに対応するパッドを除く
余剰のパッドを電源供給用又は接地用に使用して半導体
集積回路を構成する。
央部に内部セル領域を設け、その内部セル領域の周囲に
入出力バッファセル列を配置し、そのバッファセル列と
平行にパッド列を配置する構成の半導体集積回路装置に
於いて、パッドの配置ピッチをバッファセル列の配置ピ
ッチより小さくしてバッファセル数よりも多くのパッド
を配置し、各々のバッファセルに対応するパッドを除く
余剰のパッドを電源供給用又は接地用に使用して半導体
集積回路を構成する。
本発明によりバッファセルとパッドが１対１に対応して
いない余剰のパッド′ｔ−電源供給用又は接地用として
使用し、電源供給用又は接地用のバッファセルを使用す
ることがないので、電源供給用又は接地用パッドが増え
ても入出力用として使用するバッファセルが減少するこ
とがない。
いない余剰のパッド′ｔ−電源供給用又は接地用として
使用し、電源供給用又は接地用のバッファセルを使用す
ることがないので、電源供給用又は接地用パッドが増え
ても入出力用として使用するバッファセルが減少するこ
とがない。
本発明の実施例を第１図（ａ）及び（ｂ）に示す。第１
図（ａ）はチップのサイド部分を第１図（ｂ）はチップ
のコーナ一部分を示すものである。
図（ａ）はチップのサイド部分を第１図（ｂ）はチップ
のコーナ一部分を示すものである。
半導体チップｌＯ１に於いて内部セル領域１０２の周囲
にバッファセルフを配置し、そのバッフアセ／Ｌ／７列
と平行にパッドｌｏ、１０ａ、ｓ １０ａｚ。
にバッファセルフを配置し、そのバッフアセ／Ｌ／７列
と平行にパッドｌｏ、１０ａ、ｓ １０ａｚ。
１０ｂを配置している。
ここでパッドの配置ピッチをバッファの配置ピッチよシ
も小さくすることにより、バッファ７に１対１で対応す
るパッド１０に加えて、１対１に対応しない余剰のパッ
ド１ｏａｌｅ １０ａ２＊ １０ｂが形成できる。前記
バッファセルフ列の上には絶縁層を介して第２層１を用
いて電源フィン（ＶＣＣフィン８及びＧＮＤフィン９
） を設ｆｆ、／（ツファ７とパッド１０はＡｌ配線１
１を介して接続されている。図において余剰のパッド１
０ａ１は第２層ｋｌ配線１１ａｆ：介°してＧＮＤフィ
ン９と直接に接続され、また余剰パッ、ド１０ａ２はコ
ンタクト１２で接続された電１層Ａｌ？配線１１ｂと第
２層Ａ４配線１１ｃを介してｖＣＣフィン８と接続され
ている。以上のように余剰パッド１０ ａｌ １１０ａ
２を直接電源フィンと接続することにより電源供給用パ
ッド又は接地用パッドの数を増加させることができる。
も小さくすることにより、バッファ７に１対１で対応す
るパッド１０に加えて、１対１に対応しない余剰のパッ
ド１ｏａｌｅ １０ａ２＊ １０ｂが形成できる。前記
バッファセルフ列の上には絶縁層を介して第２層１を用
いて電源フィン（ＶＣＣフィン８及びＧＮＤフィン９
） を設ｆｆ、／（ツファ７とパッド１０はＡｌ配線１
１を介して接続されている。図において余剰のパッド１
０ａ１は第２層ｋｌ配線１１ａｆ：介°してＧＮＤフィ
ン９と直接に接続され、また余剰パッ、ド１０ａ２はコ
ンタクト１２で接続された電１層Ａｌ？配線１１ｂと第
２層Ａ４配線１１ｃを介してｖＣＣフィン８と接続され
ている。以上のように余剰パッド１０ ａｌ １１０ａ
２を直接電源フィンと接続することにより電源供給用パ
ッド又は接地用パッドの数を増加させることができる。
以上のように本発明によれば、チップ面積を大きくする
ことなく、マた半導体回路装置としての機能を低下させ
ることなく、電源供給用パッド又は接地用パッドを増加
させることが可能である。
ことなく、マた半導体回路装置としての機能を低下させ
ることなく、電源供給用パッド又は接地用パッドを増加
させることが可能である。
第１図会≠春÷暴は本発明の一実施例の要部を！示す平
面図、第呑図は従来のゲートアレイＬＳＩの形状を示す
平面図である。 ７・・・バッファセル、 ８・・・ｖＣＣフィン、 ９
・・・ＧＮＤフィン、 １０・・・パッド、 １０ ａ
１ ｅｌ ０ ａ ２ ＊ １０ ｂ ・・・余剰
の゛バッド、 １１ ・ＡＩ配線、 ｌｌａ・・・第
二層Ａｌ配線、 ｌｌｂ・・・第−層ＡＩ配線、 １１
ｃ・・・第二層Ａｌ配線、１２・・・第−層ＡＡ’、！
：第二層とのコンタクト、１０１・・・半導体チップ、
１０２・・・内部セル領域。
面図、第呑図は従来のゲートアレイＬＳＩの形状を示す
平面図である。 ７・・・バッファセル、 ８・・・ｖＣＣフィン、 ９
・・・ＧＮＤフィン、 １０・・・パッド、 １０ ａ
１ ｅｌ ０ ａ ２ ＊ １０ ｂ ・・・余剰
の゛バッド、 １１ ・ＡＩ配線、 ｌｌａ・・・第
二層Ａｌ配線、 ｌｌｂ・・・第−層ＡＩ配線、 １１
ｃ・・・第二層Ａｌ配線、１２・・・第−層ＡＡ’、！
：第二層とのコンタクト、１０１・・・半導体チップ、
１０２・・・内部セル領域。
Claims (1)
- 【特許請求の範囲】 １、半導体チップの中央部に内部セル領域を設け該内部
セル領域の周囲にバッファセル列を配置し、該バッファ
セル列と平行にパッド列を配置してなるゲートアレイ式
半導体集積回路装置に於いて、 パッドの配置ピッチをバッファセル列の配置ピッチより
小さくしてバッファセル数より多くのパッドを設け、余
剰パッドを電源供給用フィン或いは接地フィンに接続し
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327767A JPH01168042A (ja) | 1987-12-23 | 1987-12-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327767A JPH01168042A (ja) | 1987-12-23 | 1987-12-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01168042A true JPH01168042A (ja) | 1989-07-03 |
Family
ID=18202760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327767A Pending JPH01168042A (ja) | 1987-12-23 | 1987-12-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01168042A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04171843A (ja) * | 1990-11-05 | 1992-06-19 | Nec Ic Microcomput Syst Ltd | ゲートアレイ方式ｌｓｉ |
| EP0563973A3 (en) * | 1992-04-01 | 1994-08-10 | Nec Corp | Master slice integrated circuit having a reduced chip size and a reduced power supply noise |
| WO1994029902A1 (en) * | 1993-06-07 | 1994-12-22 | National Semiconductor Corporation | Flexcell gate array |
-
1987
- 1987-12-23 JP JP62327767A patent/JPH01168042A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04171843A (ja) * | 1990-11-05 | 1992-06-19 | Nec Ic Microcomput Syst Ltd | ゲートアレイ方式ｌｓｉ |
| EP0563973A3 (en) * | 1992-04-01 | 1994-08-10 | Nec Corp | Master slice integrated circuit having a reduced chip size and a reduced power supply noise |
| US5422441A (en) * | 1992-04-01 | 1995-06-06 | Nec Corporation | Master slice integrated circuit having a reduced chip size and a reduced power supply noise |
| WO1994029902A1 (en) * | 1993-06-07 | 1994-12-22 | National Semiconductor Corporation | Flexcell gate array |
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