JPH01170112A - ダイナミック型セット・リセットフリップフロップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路に係り、特に、セット　リセ
ットを行うことが可能なＣＭ　ＯＳ　（ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ　ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）構成のダイナミック型セット・リセッ
トフリップフロップに関するものである。

〔従来の技術〕

例えば、ディジタルテレビ用ＬＳＩなどに搭載される回
路の大半は、回路的に出力側の信号の一部を入力側に戻
す形の、いわゆるスタティック型フリップフロップにて
構成されている。しかし、スタティック型フリップフロ
ップ自体は回路規模が大きく、そのため、ＬＳＩのチッ
プ面積が大きくなってしまうという問題があった。

そこで、このような問題点を解決するために、近年では
、ダイナミック型フリップフロップにて回路を構成する
ことが検討されている。即ち、ダイナミック型フリップ
フロップは、回路的に出力側の信号の一部を入力側に戻
すことなく、そのまま出力する形のフリップフロップで
あり、それ自体の回路規模がスタティック型に比べて小
さいからである。

そして、更に回路規模及び消費電力を小さくするために
、上記したダイナミック型フリップフロップをＣＭＯＳ
論理ゲートにて構成するようにしている。

さて、以上のようなＣＭＯＳ構成のダイナミック型フリ
ップフロップとして、従来では、例えば、共立出版（株
）１９８３年１２月発行ｒＶＬｓ　Ｉ設計入門」に記載
されているように、クロックドＣＭＯＳインバータ２個
により構成されているものがある。

以下、第６図を用いてその構成及び動作を説明する。

第６図（ａ）は従来のダイナミック型フリップフロップ
を示す回路図、第６図（ｂ）は第６図（ａ）の具体的な
回路構成を示す回路図、第６図（Ｃ）は第６図（ｂ）の
要部信号波形を示す波形図である。

第６図（ａ）において、１０．１５はクロックドＣＭＯ
Ｓインバータ、１は入力端子、２は出力端子、であり、
また、第６図（ｂ）において、１１．１２．１６．１７
はＰチャネルＭＯ３型トランジスタ（以下、単にＰＭＯ
３と呼ぶ。）、１３゜１４．１８．１９はＮチャネルＭ
Ｏ３型トランジスタ（以下、単にＮＭＯ３と呼ぶ。）、
３．４゜５．６はクロックパルスの入力端子である。

即ち、第６図（ａ）に示すように、従来のダイナミック
型フリップフロップは、クロックドＣＭＯＳインバータ
１０．１５の直列接続から成って　。

いる。そして、クロックドＣＭＯＳインバータ１０は、
第６図（ｂ）に示すように、入力端子３より入力される
クロックパルスφ１の逆相パルス７丁をゲート入力とす
るＰＭＯ３ＩＩと、入力端子ｌより入力されるデータＤ
ＩＭをゲート入力とする２ＭＯ３１２とを、それぞれ、
そのソース端子を電源側に、そのドレイン端子を出力節
点７側に配した上で、電源と出力節点７との間に直列接
続し、データＤＩＮをゲート入力とするＮＭＯ３１３と
、入力端子４より入力されるクロックパルスφ１をゲー
ト入力とするＮＭＯ３１４とを、それぞれ、そのソース
端子をＧＮＤ側に、そのドレイン端子を出力節点７側に
配した上で、出力節点７とＧＮＤとの間に直列接続して
成り、また、クロックドＣＭＯＳインバータ１５も、同
様の構成で、入力端子５より入力されるクロックパルス
φ２の逆相パルス７丁をゲート入力とするＰＭＯ３１６
と、出力節点７の信号下−をゲート入力とするＰＭＯ３
１７とを、それぞれ、そのソース端子を電源側に、その
ドレイン端子を出力端子２側に配した上で、電源と出力
端子２との間に直列接続し、出力節点７の信号■πをゲ
ート入力とするＮＭＯ３Ｉ８と、入力端子６より入力さ
れるクロックパルスφ２をゲート入力とするＮＭＯ３１
９とを、それぞれ、そのソース端子を電源側に、そのド
レイン端子を出力端子２側に配した上で、出力端子２と
ＧＮＤとの間に直列接続して成る。

さて、第６図（ｂ）、（ｃ）を用いて動作を説明する。

先ス、クロックパルスφ１がＨ（ハイレベル）の°時、
そのクロックパルスφ１をゲート入力とするＮＭＯ３ｌ
　４と逆相パルス、ｔｉｌｌをゲート入力とするＰＭＯ
３ＩＩとが同時に導通し、ＰＭＯ３１２とＮＭＯ３１３
とがスイッチ動作をする。この時、入力されるデータＤ
０がＬ（ローレベル）ならばＰＭＯ３１２が導通しＮＭ
Ｏ３１３が遮断されるので、出力節点７はＧＮＤから絶
縁され、ＰＭＯ３ＩＩ、１２が導通していることより、
出力節点７の信号■πはＨとなる。逆に、データＤＩＮ
がＨならばＮＭＯ３１３が導通しＰＭＯ３１２が遮断さ
れるので、出力節点７は電源から絶縁され、ＮＭＯ３１
３，１４がＧＮＤと導通していることより、信号ＤＩｌ
ｌはＬとなる。

次に、信号■πは次段のクロックドＣＭＯＳインバータ
１５のＰＭＯ３１７とＮＭＯ３１８にゲート入力される
わけであるが、第６図（Ｃ）に示す様に、クロックパル
スφ１がＨの時には、クロックパルスφ２はＬなので、
クロックパルスφ２をゲート入力とするＮＭＯ３１９と
逆相パルス７丁をゲート入力とするＰＭＯ３１６は遮断
されており、そのため、出力端子２は電源及びＧＮＤか
ら絶縁され、出力信号り。ｕ７は以前のレベルを保持し
ている。

その後、クロックパルスφ２がＨになると、２ＭＯ３１
６とＮＭＯ３１９とが同時に導通し、２ＭＯ３１７とＮ
ＭＯ３１８とがスイッチ動作をする。この時、信号■π
がＬならば出力端子２には出力信号り。ｕｔとしてＨが
出力され、逆に信号ｒがＨならばＬが出力される。

以上の様にして、従来では、２相クロツクタイプのダイ
ナミック型フリップフロップを構成していた。

〔発明が解決しようとする問題点〕

上記した従来のダイナミック型フリップフロップにおい
ては、制御信号（Ｓｅｔ信号やＲｅ５ｅｔ信号など）を
入力することができないので、セット及びリセットを行
うことができなかった。従って、そのため、出力される
データ（即ち、第６図（ｂ）に示す出力信号り。ｔｉｔ
　）の初期設定ができないという問題があった。

本発明の目的は上記した従来技術の問題点を解決し、セ
ット及びリセットを行うことが可能なダイナミック型フ
リップフロップ、即ち、ダイナミック型セット・リセッ
トフリップフロップを提供することにある。

〔問題点を解決するための手段〕

上記した目的を達成するために、本発明では、データと
第１の制御信号とをそれぞれ、入力される第１のクロッ
クパルスに同期して取り込み、取り込んだ前記データと
第１の制御信号との論理演算を行って、その演算結果を
前記第１のクロックパルスに同期して出力する第１のク
ロックドＣＭＯＳ論理ゲートと、該第１のクロックドＣ
ＭＯＳ論理ゲートからの出力信号と第２の制御信号とを
それぞれ、入力される第２のクロックパルスに同期して
取り込み、取り込んだ前記出力信号と第２の制御信号と
の論理演算を行って、その演算結果を前記第２のクロッ
クパルスに同期して出力する第２のクロックドＣＭＯＳ
論理ゲートと、で構成するようにした。

〔作用〕

前記第１及び第２のクロックドＣＭＯＳ論理ゲートとし
ては、例えば、２人力のクロックドＣＭＯＳノアゲート
または２人力のクロックドＣＭＯＳアンドゲートを用い
る。

以下、前記第１及び第２のクロックドＣＭＯＳ論理ゲー
トとして、クロックドＣＭＯＳノアゲートを用いる場合
について説明する。

この場合、前記第１の制御信号としてはＳｅｔ信号を用
い、前記第２の制御信号としてはＲｅ５ｅｔ信号を用い
る。そこで、先ず、第１のクロックドＣＭＯＳノアゲー
トは、前記第１のクロックパルスに同期して、前記デー
タと前記Ｓｅｔ信号とを取り込み、その両者のＮＯＲ（
ノア）を出力する。次に、第２のクロックドＣＭＯＳノ
アゲートは、前記第２のクロックパルスに同期して、前
記第１のクロックドＣＭＯＳノアゲートからの出力信号
と前記Ｒｅ５ｅｔ信号とを取り込み、その両者のＮ０Ｒ
（ノア）を出力する。

このとき、取り込まれた前記Ｓｅｔ信号及びＲｅ５ｅｔ
信号が共にＬ（ローレベル）であるならば、セットもリ
セットもされず、前記第２のクロックドＣＭＯＳノアゲ
ートからは前記データのほぼ１クロック分遅延した信号
が出力される。また、取り込まれた前記Ｓｅｔ信号がＨ
（ハイレベル）であり、前記Ｒｅ５ｅｔ信号がＬである
ならば、セットされて、前記第２のクロックドＣＭＯＳ
ノアゲートからはＨの信号が出力される。また、取り込
まれた前記Ｓｅｔ信号がしてあり、前記Ｒｅ５ｅｔ信号
がＨであるならば、リセットされて、前記第２のクロッ
クドＣＭＯＳノアゲートからはＬの信号が出力される。

以上の様にして、前記Ｓｅｔ信号またはＲｅ５ｅｔ信号
をＨにすることにより、取り込まれるデータに関わらず
、セットまたはリセットを行うことができる。

尚、前記第１及び第２のクロックドＣＭＯＳ論理ゲート
として、クロックドＣＭＯＳアンドゲートを用いる場合
には、前記第１の制御信号としてＲｅ５ｅｔ　Ｎｅｇａ
ｔｉｖｅ信号を、前記第２の制御信号としてＳｅｔ　Ｎ
ｅｇａｔｉｖｅ信号を用いるようにする。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図（ａ）は本発明の第１の実施例を示す回路図、第
１図（ｂ）は第１図（ａ）の具体的な回路構成を示す回
路図、第１図（ｃ）、（ｄ）は第１図（ｂ）の要部信号
波形を示す波形図、である。

第１図（ａ）において、２０．３０はクロックドＣＭＯ
Ｓノアゲート、８．９は制御信号の入力端子、であり、
また、第１図（ｂ）において、２１．２２，２３，３１
，３２．３３はＰＭＯ３，２４，２５，２６，３４，３
５，３６はＮＭＯ３゜である。

本実施例は、第１図（ａ）に示すように、データＤＩＮ
と制御信号としてのＳｅｔ信号（第１図ではＳと表す）
とをクロックパルスφに同期して取り込む１段目のクロ
ックドＣＭＯＳノアゲート２゜と、その出力信号ＤＩＮ
と制御信号としてのＲｅ５ｅｔ信号（第１図ではＲと表
す）とをクロックパルスφの逆相パルスＴに同期して取
り込む２段目のクロックドＣＭＯＳノアゲート３０と、
で構成されており、出力信号としてり。ＩＪＴを出力す
るものである。

では、第１図（ｂ）を用いて、本実施例の構成を更に詳
しく説明する。

１段目のクロックドＣＭＯＳノアゲート（以下、ＮＯＲ
と呼ぶ）２０は、入力端子１より入力されるデータＤＩ
Ｎをゲート入力とするＰＭＯ３２１と、入力端子８より
入力されるＳｅｔ信号をゲート入力とするＰＭＯ３２２
と、入力端子３より入力される逆相パルスＴをゲート入
力とするＰＭＯ３２３とを、それぞれ、そのソース端子
を電源側に、そのドレイン端子を出力節点７側に配した
上で、電源と出力節点７との間に直列接続すると共に、
入力端子４より入力されるクロックパルスφをゲート入
力とするＮＭＯＳ２４のドレイン端子を出力節点７に接
続し、そのソース端子とＧＮＤとの間に、入力端子ｌよ
り入力されるデータＤＩＮをゲート入力とするＮＭＯＳ
２５と、入力端子８より入力されるＳｅｔ信号をゲート
入力とするＮＭＯＳ２６とを、それぞれ、そのソース端
子をＧＮＤ側に、そのドレイン端子をＮＭＯＳ２４のソ
ース端子側に配した上で、並列接続して構成される。

また、２段目のＮ０Ｒ３０も、ＰＭＯ３３１゜３２．３
３とＮＭＯＳ３４．３５．３６とを、それぞれ、１段目
のＮ０Ｒ２０と同様に接続して、構成されている。但し
、ＰＭＯ３３１とＮＭＯＳ３５は、出力節点７の信号ｒ
をゲート入力としており、また、ＰＭＯ３３２とＮＭＯ
Ｓ３６は入力端子９より入力されるＲｅ５ｅｔ信号をゲ
ート入力としており、ＰＭＯ３３３は入力端子４より入
力されるクロックパルスφをゲート入力としており、Ｎ
ＭＯＳ３４は入力端子３より入力される逆相パルスＴを
ゲート入力としている。

次に、本実施例の動作について、第１図（ｂ）。

（Ｃ）、（ｄ）を用いて説明する。

セット及びリセットを行わない場合には、Ｓｅｔ信号と
Ｒｅ５ｅｔ信号は共にＬ（ローレベル）であり、従って
、その場合にはＰＭＯ３２２と３２がオンになり（即ち
、導通し）、ＮＭＯＳ２６と３６がオフになっている（
即ち、遮断されている）。

そこで、先ず、Ｎ０Ｒ２０では、クロックパルスφがＨ
（ハイレベル）になっ７’、：時、ＰＭＯ３２３及びＮ
ＭＯＳ２４がオンになる。その際、入力されデータＤＩ
ＮがＨならばＮＭＯＳ２５がオンとなり、ＰＭＯ３２１
がオフとなるので、出力節点７はＧＮＤと導通し、出力
節点７の信号ＤＩＮは第１図（ｃ）に示す様にＬとなる
。逆に、データＤｆＮがＬならばＰＭＯ３２１がオンと
なり、ＮＭＯ３２５がオフとなるので、出力節点７は電
源と導通し、信号■πは第１図（Ｃ）に示す様にＨとな
る。

こうして、出力節点７には、データＤＩＮの反転信号が
出力される。

以上の様に、Ｎ０Ｒ２０はクロックパルスφの立上りに
同期して動作する。

一方、Ｎ０Ｒ３０では、クロックパルスφがＨの間は、
ＰＭＯ３３３とＮＭＯ３３４がオフとなっている。その
ため、Ｎ０Ｒ３０の入出力関係は切り離されており、出
力節点７の信号百πが出力信号Ｄｏｕｔとして出力端子
２より出力されることはない。

その後、クロックパルスφがＬになり、逆相パルス了が
Ｈになると、逆にＮ０Ｒ２０の入出力関係が切り離され
、そして、Ｎ０Ｒ３０はＰＭＯ３３３及びＮＭＯ３３４
がオンになる。その際、信号■］がＨならばＮＭＯ３３
５がオンとなり、２ＭＯ５３１がオフとなるので、出力
端子２はＯＮＤと導通し、出力信号り。ｕｔは第１図（
ｃ）に示す様にＬとなる。逆に、信号■πがＬならばＰ
ＭＯ３３１がオンとなり、ＮＭＯ３３５がオフとなるの
で出力端子２は電源と導通し、出力信号り。ｕ７は第１
図（Ｃ）に示す様にＨとなる。こうして、出力端子２か
らは、信号■πの反転信号が出力される。即ち、出力信
号り。ｌｌＴとしては、データＤＩＮが逆相パルス了の
立上りに同期した信号となって出力されることになる。

以上の様に、Ｎ０Ｒ３０は逆相パルスＴの立上りに同期
して動作する。

以上述べた様に、セット及びリセットを行わない場合の
動作は第６図の従来例における２相クロツクを単相クロ
ックとした時の動作と同じとなる。

次に、セットを行う場合には、第１図（ｄ）に示す様に
Ｓｅｔ信号をＨにする。尚、Ｓｅｔ信号をＨにする期間
はその期間内にクロックパルスφの立上りが来るように
予め設定されている。

この様にＳｅｔ信号がＨになると、Ｎ０Ｒ２０のＰＭＯ
３２２がオフとなり、ＮＭＯＳ　２６がオンとなるため
、出力節点７は電源から絶縁される。

従って、その後、クロックパルスφがＨになると、ＮＭ
Ｏ３２４がオンとなるので、出力節点７はＧＮＤと導通
し、それにより、信号■πはデータＤいに無関係に必す
しとなる。一方、Ｓｅｔ信号がＨになっても、Ｎ０Ｒ３
０の動作は以前と変わらないので、信号ＤＩＮがしてあ
る場合、逆相パルスＴがＨになると、出力端子２からの
出力信号り。Ｕアは、信号万πの反転信号であるＨとな
り、この結果、データのセットが行われたことになる。

次に、リセットを行う場合には、第１図（ｄ）に示す様
にＲｅ５ｅｔ信号をＨにする。尚、Ｒｅ５ｅｔ信号をＨ
にする期間はその期間内に逆相パルスＴの立上りが来る
ように予め設定されている。

この様にＲｅ５ｅｔ信号がＨになると、セットの場合と
は逆に、Ｎ０Ｒ３０のＰＭＯ３３２がオフとなり、ＮＭ
Ｏ３３６がオンとなるため、出力端子２が電源と絶縁さ
れる。従って、その後、逆相パルス了がＨになると、Ｎ
ＭＯ３３４がオンとなるので、出力端子２はＧＮＤと導
通し、それにより出力信号り。ＬＩＴは、信号匡π止無
関係に必ずしとなり、この結果、データのリセットが行
われたことになる。

以上の様に、データのセット及びリセットは第１図（ｄ
）に示す如く、逆相クロックパルス７の立上りに同期し
て行われる。

尚、Ｒｅ５ｅｔ信号をＨにすれば、信号百πが何であれ
、出力信号り。１．は必ずＬになってしまうので、例え
その直前にＳｅｔ信号がＨとなっていても、優先的にリ
セットされてしまう。

以上述べた樺に、本実施例は、クロックドＣＭＯＳノア
ゲートで構成され、単相クロックにて動作し、逆相パル
ス７の立上りに同期してセット及びリセットを行うリセ
ット優先のダイナミック型セット・リセットフリップフ
ロップの例である。

第２図（ａ）は本発明の第２の実施例を示す回路図、第
２図（ｂ）は第２図（ａ）の具体的な回路構成を示す回
路図、第２図（ｃ）は第２図（ｂ）の要部信号波形を示
す波形図、である。

第２図（ａ）において、４０．５０はクロックドＣＭＯ
Ｓナンドゲートであり、また、第２図（ｂ）において、
４１．４２．４３．５１．５２゜５３はＰＭＯ３，４４
，４５，４６，５４，５５゜５６はＮＭＯ３，である。

本実施例は、第２図（ａ）に示すように、データＤＩＮ
と制御信号としてのＲｅ５ｅｔ　Ｎｅｇａｔｉｖｅ信号
（第２図ではＲＮと表す）とをクロックパルスφに同期
して取り込む１段目のクロックドＣＭＯＳナンドゲート
４０と、その出力信号百πと制御信号としてのＳｅｔ　
Ｎｅｇａｔｉｖｅ信号（第２図ではＳＮと表す）とをク
ロックパルスφの逆相パルスＴに同期して取り込む２段
目のクロックドＣＭＯＳナンドゲート５０と、で構成さ
れており、出力信号としてり。ＬＩＴを出力するもので
ある。

では、第２図（ｂ）を用いて、本実施例の構成を更に詳
しく説明する。

１段目のクロックドＣＭＯＳナンドゲート（以下、ＮＡ
ＮＤと呼ぶ）４０は、入力端子ｌより入力されるデータ
ＤＩＮをゲート入力とするＮＭＯ３４６と、入力端子８
より入力されるＲｅ５ｅｔ　ＮｅｇａＬｉｖｅ信号をゲ
ート入力とするＮＭＯ３４５と、入力端子４より入力さ
れるクロックパルスφをゲート入力とするＮＭＯ３４４
とを、それぞれ、そのソース端子をＧＮＤ側に、そのド
レイン端子を出力節点７側に配した上で、ＧＮＤと出力
節点７との間に直列接続すると共に、入力端子３より入
力される逆相クロックパルスＴをゲート入力とするＰＭ
Ｏ３４３のドレイン端子を出力節点７に接続し、そのソ
ース端子と電源との間に、入力端子ｌより入力されるデ
ータＤＩＮをゲート入力とする２ＭＯ３４１と、入力端
子８より入力されるＲｅｓｅｔＮｅｇａｔｉｖｅ信号を
ゲート入力とするＰＭＯ５４２とを、それぞれ、そのソ
ース端子を電源側に、そのドレイン端子をＰＭＯ３４３
のソース端子側に配した上で、並列接続して構成される
。

また、２段目のＮＡＮＤ５０も、ＰＭＯ３５１゜５２．
５３とＮＭＯ３５４，５５，５６とを、それぞれ、１段
目のＮＡＮＤ４０と同様に接続して、構成されている。

但し、ＰＭＯ３５１とＮＭＯ３５６は、出力節点７の信
号■πをゲート入力としテオリ、また、ＰＭＯ３５２と
ＮＭＯ３５５は入力端子９より入力されるＳｅｔ　Ｎｅ
ｇａｔｉｖｅ信号をゲート入力としており、・ＰＭＯ３
５３は入力端子４より入力されるクロックパルスφをゲ
ート入力としており、ＮＭＯ３５４は入力端子３より入
力される逆相パルスＴをゲート入力としている。

次に、本実施例の動作について、第２図（ｂ）。

（Ｃ）を用いて説明する。

セット及びリセットを行わない場合には、ＳｅｔＮｅｇ
ａｔｉｖｅ信号及びＲｅ５ｅｔ　Ｎｅｇａｔｉｖｅ信号
は共にＨであり、従って、その場合にはＰＭＯ３４２と
５２がオフとなり、ＮＭＯ３４５と５５がオンになって
いる。この時の動作は、前述の第１の実施例におけるセ
ット及びリセットを行わない場合の動作とはほぼ同じと
なり、即ち、ＮＡＮＤ４０がクロックパルスφの立上り
に同期して動作し、ＮＡＮＤ５０が逆相パルスφの立上
りに同期して動作して、出力信号り。Ｕ？とじては、デ
ータＤＩＮが逆相パルスφの立上りに同期した信号とな
って出力されることになる。この時の信号波形も第１図
（Ｃ）に示したのと同じである。

次に、リセットを行う場合には、第２図（ｃ）に示す様
にＲｅ５ｅｔ　Ｎｅｇａｔｉｖｅ信号をＬにする。尚、
Ｒｅ５ｅｔ　Ｎｅｇａｔｉｖｅ信号をＬにする期間はそ
の期間内にクロックパルスφの立上りが来るように予め
設定されている。

この様にＲｅ５ｅｔ　Ｎｅｇａｔｉｖｅ信号がＬになる
と、ＮＡＮＤ４０のＰＭＯ５４２がオンとなり、ＮＭＯ
３４５がオフとなるため、出力節点７はＧＮＤと絶縁さ
れる。従って、その後、クロックパルスφがＨになると
、ＰＭＯ３４３がオンとなるので、出力節点７は電源と
導通し、それにより、信号■■はデータＤＩＮに無関係
に必ずＨとなる。一方、ＮＡＮＤ５０の動作はセット及
びリセットを行わない場合と同様であるので、信号ＤＩ
ＮがＨである場合、逆相パルスＴがＨになると、出力端
子２からの出力信号り。Ｕアは、信号■πの反転信号で
あるしとなり、この結果、データのリセットが行われた
ことになる。

次に、セットを行う場合には、第２図（Ｃ）に示す様に
Ｓｅｔ　Ｎｅｇａｔｉｖｅ信号をＬにする。尚、Ｓｅｔ
　Ｎｅｇａｔｉｖｅ信号をＬにする期間はその期間内に
逆相パルスＴの立上りが来るように予め設定されている
。

この様にＳ　ｅｔ　Ｎｅｇａｔｉｖｅ信号がＬになると
、ＮＡＮＤ５０のＰＭＯ３５２がオンとなり、ＮＭＯ３
５５がオフとなるため、出力端子２はＧＮＤから絶縁さ
れる。従って、その後、逆相パルスＴがＨになると、Ｐ
ＭＯ３５３がオンとなるので、出力端子２は電源と導通
し、それにより出力信号Ｄｏｕｔは、■πに無関係に必
ずＨとなり、この結果、データのセットが行われたこと
になる。

以上の様に、データのセット及びリセットは第２図（Ｃ
）に示す如く、逆相クロックパルスＴの立上りに同期し
て行われる。

尚、Ｓｅｔ　Ｎｅｇａｔｉｖｅ信号をＬにすれば、信号
Ｄ０が何であれ、出力信号り。ｕ７は必ずＨになってし
まうので、例えその直前にＲｅ５ｅｔ　Ｎｅｇａｔｉｖ
ｅ信号がＬとなっていても、優先的にセットされてしま
う。

以上述べた様に、本実施例は、クロックドＣＭＯＳナン
ドゲートで構成され、単相クロックにて動作し、逆相ク
ロックパルスエの立上りに同期してセット及びリセット
を行うセット優先のダイナミック型セット・リセットフ
リップフロップの例である。

第３図（ａ）は本発明の第３の実施例を示す回路図、第
３図（ｂ）は第３図（ａ）の具体的な回路構成を示す回
路図、第３図（ｃ）は第３図（ｂ）の要部信号波形を示
す波形図、である。

第３図（ａ）に示すように、本実施例は、前述の第１の
実施例と同様、クロックドＣＭＯＳノアゲートで構成さ
れたリセット優先のダイナミック型セット・リセットフ
リップフロップの例である。

本実施例が第１の実施例と異なる点は、２相クロツクに
て動作する点である。

即ち、第３図（ｂ）に示すように、Ｎ０Ｒ２０において
、ＮＭＯ３２４は入力端子４より入力されるクロックパ
ルスφ１をゲート入力としており、また、ＰＭＯ３２３
は入力端子３より入力されるクロックパルスφ１の逆相
パルス′Ｔ１をゲート入力としており、従って、ＮＯＲ
，２０はクロックパルスφ１の立上りに同期して動作す
ることになる。

一方、Ｎ０Ｒ３０において、ＮＭＯ３３４は入力端子６
より入力されるクロックパルスφ２をゲート入力として
おり、また、ＰＭＯ３３３は入力端子５より入力される
クロックパルスφ２の逆相パルス７丁をゲート入力とし
ており、従って、Ｎ。

Ｒ３０はクロックパルスφ２の立上りに同期して動作す
ることになる。

本実施例において、セット及びリセットを行わない場合
、Ｓｅｔ信号とＲｅ５ｅｔ信号が共にして、２ＭＯ３２
２と３２がオン、ＮＭＯ３２６と３６がオフとなるので
、その場合の動作は第６図に示した従来例の場合と同じ
となり、従って、その時の信号波形も第６図（ｃ）に示
した如くになる。

また、本実施例において、セットまたはリセットを行う
場合の動作は、第１の実施例におけるセットまたはリセ
ットを行う場合の動作とほぼ同じとなる。但し、本実施
例では、セット及びリセットはクロックパルスφ２の立
上に同期して行なわれ、その時の信号波形は第３図（Ｃ
）に示す如くになる。

尚、第３図（Ｃ）において、Ｓｅｔ信号をＨにする期間
はその期間内にクロックパルスφ１の立上りが来るよう
に、また、Ｒｅ５ｅｔ信号をＨにする期間はその期間内
にクロックパルスφ２の立上りが来るように、それぞれ
、予め設定されている。

第４図（ａ）は本発明の第４の実施例を示す回路図、第
４図（ｂ）は第４図（ａ）の具体的な回路構成を示す回
路図、第４図（ｃ）は第４図（ｂ）の要部信号波形を示
す波形図、である。

第４図（ａ）に示すように、本実施例は、前述の第２の
実施例と同様、クロックドＣＭＯＳナンドゲートで構成
されたセット優先のダイナミック型セット・リセットフ
リップフロップの例である。

本実施例が第２の実施例と異なる点は、２相クロツクに
て動作する点である。

即ち、第４図（ｂ）に示すように、ＮＡＮＤ４０におい
て、ＮＭＯ３４４は入力端子４より入力されるクロック
パルスφ１をゲート入力としており、また、ＰＭＯ３４
３は入力端子３より入力されるクロックパルスφｌの逆
相パルス７丁をゲート入力としており、従って、ＮＡＮ
Ｄ４０はクロックパルスφ１の立上りに同期して動作す
ることになる。一方、ＮＡＮＤ５０において、ＮＭＯＳ
５４は入力端子６より入力されるクロックパルスφ２を
ゲート入力としており、また、ＰＭＯ３５３は入力端子
５より入力されるクロックパルスφ２の逆相パルス７丁
をゲート入力としており、従って、ＮＡＮＤ５０はクロ
ックパルスφ２の立上りに同期して動作することになる
。

本実施例において、セット及びリセットを行わない場合
、Ｓｅｔ　Ｎｅｇａｔｉｖｅ信号及びＲｅ５ｅｔ　Ｎｅ
ｇａｔｉｖｅ信号が共にＨで、ＰＭＯ３４２と５２がオ
フ、ＮＭＯ３４５と５５がオンとなるので、その場合の
動作は第６図に示した従来例の場合と同じとなり、従っ
て、その時の信号波形は第６図（Ｃ）に示した如くにな
る。

また、本実施例において、セットまたはリセットを行う
場合の動作は、第２の実施例におけるセットまたはリセ
ットを行う場合の動作とほぼ同じとなる。但し、本実施
例では、セット及びリセットはクロックパルスφ２の立
上りに同期して行なわれ、その時の信号波形は第４図（
Ｃ）に示す如くになる。

尚、第４図（Ｃ）において、Ｒｅ５ｅｔ　Ｎｅｇａｔｉ
ｖｅ信号をＬにする期間はその期間内にクロックパルス
φ１の立上りが来るように、また、Ｓｅｔ　Ｎｅｇａｔ
ｉｖｅ信号をＬにする期間はその期間内にクロックパル
スφ２の立上りが来るように、それぞれ、予め設定され
ている。

ところで、クロックパルスφ１．φ２の様な２相クロツ
クを発生させる手段としては様々な手段が考えられるが
、ここではその−手段を第５図に示し、簡単にその動作
を説明する。

第５図に示す回路は２人カッアゲート１０８゜１０９と
インバータ１０７とで構成されており、２人カッアゲ−
）１０８，１０９を交差結合させ、２人カッアゲート１
０８に、マスタークロックＭＣＫと２人カッアゲート１
０９からの出力信号とを入力し、２人カッアゲート１０
９に、マスタークロックＭＣＫをインバータ１０７によ
って反転させた信号ＭＣＫと２人カッアゲート１０８か
らの出力信号とを入力することにより、重複しない２相
クロツクとしてクロックパルスφ１．φ２を得る。

〔発明の効果〕

本発明によれば、従来技術において実現できなかったセ
ット及びリセットを行うことができるダイナミック型フ
リップフロップを、簡単な回路構成で実現することがで
きるという効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示す回路図、第
１図（ｂ）は第１図（ａ）の具体的な回路構成を示す回
路図、第１図（ｃ）、（ｄ）は第１図（ｂ）の要部信号
波形を示す波形図、第２図（ａ）は本発明の第２の実施
例を示す回路図、第２図（ｂ）は第２図（ａ）の具体的
な回路構成を示す回路図、第２図（Ｃ）は第２図（ｂ）
の要部信号波形を示す波形図、第３図（ａ）は本発明の
第３の実施例を示す回路図、第３図（ｂ）は第３図（ａ
）の具体的な回路構成を示す回路図、第３図（Ｃ）は第
３図（ｂ）の要部信号波形を示す波形図、第４図（ａ）
は本発明の第４の実施例を示す回路図、第４図（ｂ）は
第４図（ａ）の具体的な回路構成を示す回路図、第４図
（Ｃ）は第４図（ｂ）の要部信号波形を示す波形図、第
５図は第３及び第４の実施例において用いられる２相ク
ロツクの発生手段の一興体例を示す回路図、第６図（ａ
）は従来のダイナミック型フリップフロップを示す回路
図、第６図（ｂ）は第６図（ａ）の具体的な回路構成を
示す回路図、第６図（ｃ）は第６図（ｂ）の要部信号波
形を示す波形図、である。 符号の説明 １・・・入力端子、２・・・出力端子、３，４，５．６
・・・クロックパルスの入力端子、８．９・・・制御信
号の入力端子、１０．１５・・・クロックドＣＭＯＳイ
ンバータ、２０．３０・・・クロックドＣＭＯＳノアゲ
ート、４０．５０・・・クロックドＣＭＯＳナンドゲー
ト。 代理人　弁理士　並　木　昭　夫 ＄１１１ ｍ１ （Ｃ） 瀉２　図 ８２　　図 （Ｃ） ｇａ図 （Ｃ） ｓｅｔ　　　　　　　　　５ｅｓｅｔ ＠４ｍ ｌ１４１！１ （Ｃ） ｌ５１１ 疼６　ｗ （Ｃ）

Claims (1)

1. 【特許請求の範囲】 １、データと第１の制御信号とをそれぞれ、入力される
   第１のクロックパルスに同期して取り込み、取り込んだ
   前記データと第１の制御信号との論理演算を行って、そ
   の演算結果を前記第１のクロックパルスに同期して出力
   する第１のクロックドＣＭＯＳ論理ゲートと、該第１の
   クロックドＣＭＯＳ論理ゲートからの出力信号と第２の
   制御信号とをそれぞれ、入力される第２のクロックパル
   スに同期して取り込み、取り込んだ前記出力信号と第２
   の制御信号との論理演算を行って、その演算結果を前記
   第２のクロックパルスに同期して出力する第２のクロッ
   クドＣＭＯＳ論理ゲートと、で構成され、前記第１及び
   第２の制御信号によりセット、リセットを行い得るよう
   にしたことを特徴とするダイナミック型セット・リセッ
   トフリップフロップ。 ２、特許請求の範囲第１項に記載のダイナミック型セッ
   ト・リセットフリップフロップにおいて、前記第１及び
   第２のクロックドＣＭＯＳ論理ゲートは、それぞれクロ
   ックドＣＭＯＳノアゲートから成ることを特徴とするダ
   イナミック型セット・リセットフリップフロップ。 ３、特許請求の範囲第１項に記載のダイナミック型セッ
   ト・リセットフリップフロップにおいて、前記第１及び
   第２のクロックドＣＭＯＳ論理ゲートは、それぞれクロ
   ックドＣＭＯＳナンドゲートから成ることを特徴とする
   ダイナミック型セット・リセットフリップフロップ。