JPH0222568B2 - - Google Patents
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- JPH0222568B2 JPH0222568B2 JP58242560A JP24256083A JPH0222568B2 JP H0222568 B2 JPH0222568 B2 JP H0222568B2 JP 58242560 A JP58242560 A JP 58242560A JP 24256083 A JP24256083 A JP 24256083A JP H0222568 B2 JPH0222568 B2 JP H0222568B2
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- Japan
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- circuit
- field effect
- signal
- power supply
- preset
- Prior art date
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- 230000000295 complement effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 5
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- 239000004065 semiconductor Substances 0.000 description 3
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- 230000002441 reversible effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は特に同期式デイジタル遅延回路に関す
る。
る。
今日広く実用される同期式デイジタル遅延回路
は、Ｄ形フリツプ・フロツプを用いたものにし
ろ、マスタ・スレーブ形JKフリツプ・フロツプ
によるものにせよ、すべて２方向にレベル変化す
る入力信号を対象に回路構成されたものである。
すなわち、入力信号がロウからハイおよびハイか
らロウへの変化にそれぞれ応答するように構成さ
れている。しかしながら、信号処理機能によつて
は遅延すべき入力信号のロウからハイ又はハイか
らロウの一方向の信号変化にのみ応答するような
構成が要求される場合がしばしばある。例えば、
入力スイツチ端子を有し、この端子は通常ロウ状
態であり、スイツチオンによつてハイレベルに変
化し、この変化に応じて内部回路が動いて自動的
に停止する場合である。このような用途に、従来
構成の回路をそのままこの目的のために用いる
と、機能上全く不必要な回路素子を含むこととな
り、きわめて無駄が多い。
は、Ｄ形フリツプ・フロツプを用いたものにし
ろ、マスタ・スレーブ形JKフリツプ・フロツプ
によるものにせよ、すべて２方向にレベル変化す
る入力信号を対象に回路構成されたものである。
すなわち、入力信号がロウからハイおよびハイか
らロウへの変化にそれぞれ応答するように構成さ
れている。しかしながら、信号処理機能によつて
は遅延すべき入力信号のロウからハイ又はハイか
らロウの一方向の信号変化にのみ応答するような
構成が要求される場合がしばしばある。例えば、
入力スイツチ端子を有し、この端子は通常ロウ状
態であり、スイツチオンによつてハイレベルに変
化し、この変化に応じて内部回路が動いて自動的
に停止する場合である。このような用途に、従来
構成の回路をそのままこの目的のために用いる
と、機能上全く不必要な回路素子を含むこととな
り、きわめて無駄が多い。
第１図は電界効果トランジスタのゲート容量保
持を利用した公知のダイナミツク形デイジタル遅
延回路の接続回路図で、最も簡単な回路構成を持
つものとして知られる回路である。この回路は、
入力信号Ｄで制御される２つのトランスフア・ゲ
ート・トランジスタT1，T2と、クロツク制御信
号Ｃおよびそれぞれで制御される入力側トラン
スフア・ゲート・トランジスタT3，T4並びに出
力側トランスフア・ゲート・トランジスタT7，
T8と、入力信号Ｄに１クロツク時間の遅延を与
えるように作用するゲート容量保持トランジスタ
T5およびT6の合計８個のトランジスタを使用す
る。ここで丸で囲んだトランジスタはＰチヤンネ
ル形、無印のトランジスタはＮチヤンネル形の電
界効果トランジスタをそれぞれ表わしている。ま
たVDD，VSSおよびＱは、それぞれ電源の正電位、
負電位および遅延出力端子である。この回路の動
作は公知であるので、省略する。
持を利用した公知のダイナミツク形デイジタル遅
延回路の接続回路図で、最も簡単な回路構成を持
つものとして知られる回路である。この回路は、
入力信号Ｄで制御される２つのトランスフア・ゲ
ート・トランジスタT1，T2と、クロツク制御信
号Ｃおよびそれぞれで制御される入力側トラン
スフア・ゲート・トランジスタT3，T4並びに出
力側トランスフア・ゲート・トランジスタT7，
T8と、入力信号Ｄに１クロツク時間の遅延を与
えるように作用するゲート容量保持トランジスタ
T5およびT6の合計８個のトランジスタを使用す
る。ここで丸で囲んだトランジスタはＰチヤンネ
ル形、無印のトランジスタはＮチヤンネル形の電
界効果トランジスタをそれぞれ表わしている。ま
たVDD，VSSおよびＱは、それぞれ電源の正電位、
負電位および遅延出力端子である。この回路の動
作は公知であるので、省略する。
この遅延回路は、入力信号Ｄおよび２つのクロ
ツク制御信号Ｃ，に対して対称に回路を構成
し、且つダイナミツク動作を行うので、回路素子
数は比較的少なく、僅か８個のトランジスタで済
む。しかし、この少ない回路素子数の回路でも、
これを遅延すべき信号の一方のレベル変化にのみ
応答する回路として用いると、一つのクロツク制
御信号Ｃ又はに対応する少くとも２つのトラン
ジスタT3，T8又はT4，T7は機能上全く遊ぶこと
となる。ましてや、これより多くの回路素子を必
要とするＤ形フリツプ・フロツプまたはマスタ・
スレーブ形JKフリツプ・フロツプを用いた回路
の場合では、機能上不必要な回路素子数は一段と
増加し、回路構成に単なる無駄を生じるだけでな
く、半導体チツプは徒らに大形化し、電力を意味
もなく浪費し、延いては信頼性にも悪影響を及ぼ
すに至る。
ツク制御信号Ｃ，に対して対称に回路を構成
し、且つダイナミツク動作を行うので、回路素子
数は比較的少なく、僅か８個のトランジスタで済
む。しかし、この少ない回路素子数の回路でも、
これを遅延すべき信号の一方のレベル変化にのみ
応答する回路として用いると、一つのクロツク制
御信号Ｃ又はに対応する少くとも２つのトラン
ジスタT3，T8又はT4，T7は機能上全く遊ぶこと
となる。ましてや、これより多くの回路素子を必
要とするＤ形フリツプ・フロツプまたはマスタ・
スレーブ形JKフリツプ・フロツプを用いた回路
の場合では、機能上不必要な回路素子数は一段と
増加し、回路構成に単なる無駄を生じるだけでな
く、半導体チツプは徒らに大形化し、電力を意味
もなく浪費し、延いては信頼性にも悪影響を及ぼ
すに至る。
本発明の目的は、上記の情況に鑑み、入力信号
のレベル変化にのみ応答するのに適したデイジタ
ル遅延回路を提供することにある。
のレベル変化にのみ応答するのに適したデイジタ
ル遅延回路を提供することにある。
本発明のデイジタル遅延回路は、第１および第
２の電源供給端子間に直列接続された第１、第２
および第３のトランジスタと、これら第１および
第２の電源供給端子間に直列接続された第４、第
５および第６のトランジスタとを有し、第１のト
ランジスタに入力信号が、第２および第５のトラ
ンジスタにクロツク信号が、第３のトランジスタ
に第１のプリセツト信号が、第４のトランジスタ
に第１のプリセツト信号と補元の関係にある第２
のプリセツト信号が、第６のトランジスタに第２
および第３のトランジスタの接続点に得られる信
号がそれぞれ供給され、第４および第５のトラン
ジスタの接続点から出力信号が取り出されている
ことを特徴とする。
２の電源供給端子間に直列接続された第１、第２
および第３のトランジスタと、これら第１および
第２の電源供給端子間に直列接続された第４、第
５および第６のトランジスタとを有し、第１のト
ランジスタに入力信号が、第２および第５のトラ
ンジスタにクロツク信号が、第３のトランジスタ
に第１のプリセツト信号が、第４のトランジスタ
に第１のプリセツト信号と補元の関係にある第２
のプリセツト信号が、第６のトランジスタに第２
および第３のトランジスタの接続点に得られる信
号がそれぞれ供給され、第４および第５のトラン
ジスタの接続点から出力信号が取り出されている
ことを特徴とする。
本発明によれば、デイジタル遅延回路は、全て
が遅延機能に関与する僅少６個のトランジスタか
ら回路構成できるので、回路素子に無駄がなく、
半導体チツプが小形化され、消費電力を節減する
ことができ、製造も簡易化され信頼性の向上に寄
与することができる。
が遅延機能に関与する僅少６個のトランジスタか
ら回路構成できるので、回路素子に無駄がなく、
半導体チツプが小形化され、消費電力を節減する
ことができ、製造も簡易化され信頼性の向上に寄
与することができる。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第２図ａおよびｂは、それぞれ本発明の一実施
例を示す接続回路図および記号化図であり、第３
図は本実施例の動作説明のためタイミング・チヤ
ート図である。本実施例回路は、入力信号Ｄのロ
ーからハイへのレベル変化に応答するもので、第
１図と共通するものには同一符号が付されてい
る。本実施例回路は、第１のプリセツト信号ｐで
導通し、電源の負電位VSSを出力端子Ｑに転送し、
負荷容量で保持させるＮチヤンネル形電界効果ト
ランジスタT11と、第１のプリセツト信号ｐと補
元の関係にあるプリセツト信号で導通し、電源
の正電位VDDをドレインにつながる回路点Ｅに転
送するＰチヤンネル形電界効果トランジスタT12
と、この回路点Ｅの電位で非導通とされ、ソース
につながる電源の正電位VDDが出力端子Ｑに転送
されるのを禁止し、且つこの状態をゲート容量保
持するＰチヤンネル形電界効果トランジスタT13
からなるプリセツト回路の３個の回路素子と、入
力信号Ｄがローからハイにレベル変化する際導通
し、電源の負電位VDDをドレイン側に延ばすＮチ
ヤンネル形電界効果トランジスタT14からなる入
力信号回路の１個の回路素子と、クロツク制御信
号Ｃの立上がりで導通し、電源の負電位VSSを回
路点Ｅまで延ばして非導通状態にプリセツトされ
たトランジスタT13を導通させ、電源の正電位
VDDの出力端子Ｑ側への転送禁止状態を解除する
Ｎチヤンネル形電界効果トランジスタT15と、１
クロツク時間を隔てクロツク信号Ｃの立下がりで
導通し、出力端子Ｑ側に延びたトランジスタT13
からの電源の正電位VDDを出力端子Ｑに転送し、
負荷容量内に保持させるＰチヤンネル形電界効果
トランジスタT16からなるクロツク制御信号回路
の２個の回路素子とを含む。
例を示す接続回路図および記号化図であり、第３
図は本実施例の動作説明のためタイミング・チヤ
ート図である。本実施例回路は、入力信号Ｄのロ
ーからハイへのレベル変化に応答するもので、第
１図と共通するものには同一符号が付されてい
る。本実施例回路は、第１のプリセツト信号ｐで
導通し、電源の負電位VSSを出力端子Ｑに転送し、
負荷容量で保持させるＮチヤンネル形電界効果ト
ランジスタT11と、第１のプリセツト信号ｐと補
元の関係にあるプリセツト信号で導通し、電源
の正電位VDDをドレインにつながる回路点Ｅに転
送するＰチヤンネル形電界効果トランジスタT12
と、この回路点Ｅの電位で非導通とされ、ソース
につながる電源の正電位VDDが出力端子Ｑに転送
されるのを禁止し、且つこの状態をゲート容量保
持するＰチヤンネル形電界効果トランジスタT13
からなるプリセツト回路の３個の回路素子と、入
力信号Ｄがローからハイにレベル変化する際導通
し、電源の負電位VDDをドレイン側に延ばすＮチ
ヤンネル形電界効果トランジスタT14からなる入
力信号回路の１個の回路素子と、クロツク制御信
号Ｃの立上がりで導通し、電源の負電位VSSを回
路点Ｅまで延ばして非導通状態にプリセツトされ
たトランジスタT13を導通させ、電源の正電位
VDDの出力端子Ｑ側への転送禁止状態を解除する
Ｎチヤンネル形電界効果トランジスタT15と、１
クロツク時間を隔てクロツク信号Ｃの立下がりで
導通し、出力端子Ｑ側に延びたトランジスタT13
からの電源の正電位VDDを出力端子Ｑに転送し、
負荷容量内に保持させるＰチヤンネル形電界効果
トランジスタT16からなるクロツク制御信号回路
の２個の回路素子とを含む。
出力端子Ｑに電源の負電位VSSを転送するよう
プリセツトされたトランジスタT11は、プリセツ
ト信号Ｐが、レベル反転すると非導通状態となる
が、この負電位VSSは、ついで入力信号Ｄのレベ
ルが、ローからハイに転じ、更につぎのクロツク
制御信号Ｃが立下がるまでの時間、すなわち第３
図に一点鎖線で囲んで示した時間幅t1の間、出力
端子Ｑに接続さる負荷容量により容量保持できる
ように設定され、また回路点Ｅに電源の正電位
VDDを保持するようプリセツトされたトランジス
タT13は、同じくプリセツト信号がレベル反転
し、ついで入力信号Ｄのレベルがローからハイに
転じ、更につぎのクロツク制御信号Ｃが、立上が
るまでの時間、すなわち第３図に一点鎖線で囲ん
で示した時間幅t2の間、この正電位をゲート容量
保持できるよう設定される。
プリセツトされたトランジスタT11は、プリセツ
ト信号Ｐが、レベル反転すると非導通状態となる
が、この負電位VSSは、ついで入力信号Ｄのレベ
ルが、ローからハイに転じ、更につぎのクロツク
制御信号Ｃが立下がるまでの時間、すなわち第３
図に一点鎖線で囲んで示した時間幅t1の間、出力
端子Ｑに接続さる負荷容量により容量保持できる
ように設定され、また回路点Ｅに電源の正電位
VDDを保持するようプリセツトされたトランジス
タT13は、同じくプリセツト信号がレベル反転
し、ついで入力信号Ｄのレベルがローからハイに
転じ、更につぎのクロツク制御信号Ｃが、立上が
るまでの時間、すなわち第３図に一点鎖線で囲ん
で示した時間幅t2の間、この正電位をゲート容量
保持できるよう設定される。
上記のように、出力端子Ｑおよび回路点Ｅがプ
リセツトされた状態にあれば、入力信号Ｄにレベ
ル反転が生じない限り、トランジスタT15および
T16にクロツク制御信号Ｃが連続して入力された
としても、出力端子Ｑは全く影響されず、依然と
して電源の負電位VSSを出力しつづける。ここで
入力信号Ｄがレベルをローからハイに転じ、トラ
ンジスタT14が導通状態に入り、ついでクロツク
制御信号Ｃの立上がりでトランジスタT15が導通
すると、回路点Ｅの電位は今ままで保持されてい
た正電位VDDから一転して負電位VSSに変わる。
従つて非導通状態にあつたトランジスタT13はこ
の負電位VSSで導通し、ついでクロツク制御信号
Ｃの立下がりでトランジスタT16が導通すること
によつて、出力端子Ｑは負電位VSSから正電位
VDDに変わる。回路点Ｅおよび出力端子Ｑの電位
は、クロツク制御信号Ｃで制御されるトランジス
タT15およびT16が非導通とされる間も各々ゲー
ト容量および負荷容量により、それぞれ容量保持
されるので、出力端子Ｑの出力レベルは正電位
VDDに保持される。第３図に一点鎖線で囲んで示
した時間幅t3およびt4は、上記回路点Ｅおよび出
力端子Ｑそれぞれの容量保持時間を示す。かくし
て、入力信号Ｄは、クロツク制御信号Ｃに同期
し、その１クロツク時間だけ遅延され出力端子Ｑ
から出力される。従つて、本実施例回路を第２図
ｂのように記号化回路Ｆで表わすことができる。
リセツトされた状態にあれば、入力信号Ｄにレベ
ル反転が生じない限り、トランジスタT15および
T16にクロツク制御信号Ｃが連続して入力された
としても、出力端子Ｑは全く影響されず、依然と
して電源の負電位VSSを出力しつづける。ここで
入力信号Ｄがレベルをローからハイに転じ、トラ
ンジスタT14が導通状態に入り、ついでクロツク
制御信号Ｃの立上がりでトランジスタT15が導通
すると、回路点Ｅの電位は今ままで保持されてい
た正電位VDDから一転して負電位VSSに変わる。
従つて非導通状態にあつたトランジスタT13はこ
の負電位VSSで導通し、ついでクロツク制御信号
Ｃの立下がりでトランジスタT16が導通すること
によつて、出力端子Ｑは負電位VSSから正電位
VDDに変わる。回路点Ｅおよび出力端子Ｑの電位
は、クロツク制御信号Ｃで制御されるトランジス
タT15およびT16が非導通とされる間も各々ゲー
ト容量および負荷容量により、それぞれ容量保持
されるので、出力端子Ｑの出力レベルは正電位
VDDに保持される。第３図に一点鎖線で囲んで示
した時間幅t3およびt4は、上記回路点Ｅおよび出
力端子Ｑそれぞれの容量保持時間を示す。かくし
て、入力信号Ｄは、クロツク制御信号Ｃに同期
し、その１クロツク時間だけ遅延され出力端子Ｑ
から出力される。従つて、本実施例回路を第２図
ｂのように記号化回路Ｆで表わすことができる。
第４図ａおよびｂは、それぞれ本発明の他の実
施例を示す接続回路図および記号化図、第５図は
本実施例の動作説明のためのタイミング・チヤー
ト図である。本実施例回路は、入力信号のハイか
らローへのレベル変化に応答するもので、第１図
と共通するものには同じように共通符号が用いら
れている。本実施例回路は、プリセツト信号で
導通し、電源の正電位VDDを出力端子Ｑに転送し
負荷保持せしめるＰチヤンネル形電界効果トラン
ジスタT21と、プリセツト信号Ｐで導通し、電源
の負電位VSSをドレインにつながる回路点E′に転
送するＮチヤンネル形電界効果トランジスタT22
と、この回路点E′の電位で非導通とされ、ソース
につながる電源の負電位VSSが、出力端子Ｑに転
送されるのを禁止し、且つこの状態をゲート容量
保持するＮチヤンネル形電界効果トランジスタ
T23からなるプリセツト回路の３個の回路素子
と、入力信号Ｄがハイからローにレベル変化する
際導通し、電源の正電位VDDをドレイン側に延ば
すＰチヤンネル形電界効果トランジスタT24から
なる入力信号回路の１個の回路素子と、クロツク
制御信号Ｃの立下がりで導通し、電源の正電位
VDDを回路点E′まで延ばして非導通状態にプリセ
ツトされたトランジスタT23を導通させ、電源の
負電位VSSの出力端子側への転送禁止状態を解除
するＰチヤンネル形電界効果トランジスタT25
と、１クロツク時間を隔てクロツク信号Ｃの立上
がりで導通し、出力端子Ｑ側に延びたトランジス
タT23からの電源の負電位VSSを出力端子Ｑに転
送し、出力端子Ｑに接続される負荷容量に保持せ
しめるＮチヤンネル形電界効果トランジスタT26
からなるクロツク制御信号回路の２個の回路素子
とを含む。
施例を示す接続回路図および記号化図、第５図は
本実施例の動作説明のためのタイミング・チヤー
ト図である。本実施例回路は、入力信号のハイか
らローへのレベル変化に応答するもので、第１図
と共通するものには同じように共通符号が用いら
れている。本実施例回路は、プリセツト信号で
導通し、電源の正電位VDDを出力端子Ｑに転送し
負荷保持せしめるＰチヤンネル形電界効果トラン
ジスタT21と、プリセツト信号Ｐで導通し、電源
の負電位VSSをドレインにつながる回路点E′に転
送するＮチヤンネル形電界効果トランジスタT22
と、この回路点E′の電位で非導通とされ、ソース
につながる電源の負電位VSSが、出力端子Ｑに転
送されるのを禁止し、且つこの状態をゲート容量
保持するＮチヤンネル形電界効果トランジスタ
T23からなるプリセツト回路の３個の回路素子
と、入力信号Ｄがハイからローにレベル変化する
際導通し、電源の正電位VDDをドレイン側に延ば
すＰチヤンネル形電界効果トランジスタT24から
なる入力信号回路の１個の回路素子と、クロツク
制御信号Ｃの立下がりで導通し、電源の正電位
VDDを回路点E′まで延ばして非導通状態にプリセ
ツトされたトランジスタT23を導通させ、電源の
負電位VSSの出力端子側への転送禁止状態を解除
するＰチヤンネル形電界効果トランジスタT25
と、１クロツク時間を隔てクロツク信号Ｃの立上
がりで導通し、出力端子Ｑ側に延びたトランジス
タT23からの電源の負電位VSSを出力端子Ｑに転
送し、出力端子Ｑに接続される負荷容量に保持せ
しめるＮチヤンネル形電界効果トランジスタT26
からなるクロツク制御信号回路の２個の回路素子
とを含む。
本実施例回路は前実施例回路とは異なり、入力
信号Ｄのレベル反転に先立ち、出力端子Ｑには電
源の正電位VDDが出力されるようプリセツトされ
る。しかし回路動作に本質的な違いはない。すな
わち、出力端子Ｑに電源の正電位VDDを転送する
ようプリセツトされたトランジスタT21は、プリ
セツト信号がレベル反転すると非導通状態とな
るが、この正電位VDDは、ついで入力信号Ｄのレ
ベルがハイからローに転じ、更につぎにクロツク
制御信号Ｃが立上がるまでの時間、すなわち第５
図に一点鎖線で囲んで示した時間幅t1′の間、出
力端子Ｑに接続される負荷容量により容量保持で
ききるように設定され、また回路点E′に電源の負
電位VSSを保持するようプリセツトされたトラン
ジスタT23は、同じくプリセツト信号Ｐがレベル
反転し、ついで入力信号Ｄのレベルがハイからロ
ーに転じ、更につぎのクロツク制御信号Ｃが立下
がるまでの時間、すなわち、第５図に一点鎖線で
囲んで示した時間幅t2′の間、この負電位をゲー
ト容量保持できるよう設定される。
信号Ｄのレベル反転に先立ち、出力端子Ｑには電
源の正電位VDDが出力されるようプリセツトされ
る。しかし回路動作に本質的な違いはない。すな
わち、出力端子Ｑに電源の正電位VDDを転送する
ようプリセツトされたトランジスタT21は、プリ
セツト信号がレベル反転すると非導通状態とな
るが、この正電位VDDは、ついで入力信号Ｄのレ
ベルがハイからローに転じ、更につぎにクロツク
制御信号Ｃが立上がるまでの時間、すなわち第５
図に一点鎖線で囲んで示した時間幅t1′の間、出
力端子Ｑに接続される負荷容量により容量保持で
ききるように設定され、また回路点E′に電源の負
電位VSSを保持するようプリセツトされたトラン
ジスタT23は、同じくプリセツト信号Ｐがレベル
反転し、ついで入力信号Ｄのレベルがハイからロ
ーに転じ、更につぎのクロツク制御信号Ｃが立下
がるまでの時間、すなわち、第５図に一点鎖線で
囲んで示した時間幅t2′の間、この負電位をゲー
ト容量保持できるよう設定される。
出力端子Ｑおよび回路点E′がこのようにプリセ
ツトされた状態にあれば、入力信号がレベル反転
をしない限り、トランジスタT25およびT26にク
ロツク制御信号Ｃが連続して入力されたとして
も、出力端子Ｑは全く影響されず、依然として電
源の正電位VDDを出力しつづける。ここで入力信
号Ｄがレベルをハイからローに転じ、トランジス
タT24が導通状態に入り、ついでクロツク制御信
号Ｃの立下がりでトランジスタT25が導通する
と、回路点E′の電位は今ままでの負電位VSSから
一転して正電位VDDに変わる。従つて非導通状態
にあつたトランジスタT23はこの正電位VDDで導
通し、ついでクロツク制御信号Ｃの立上がりでト
ランジスタT26が導通することによつて、出力端
子Ｑは正電位VDDから負電位VSSに変わる。回路
点E′および出力端子Ｑの電位はクロツク制御信号
Ｃで制御されるトランジスタT25およびT26が、
非導通とされる間も、それぞれゲート容量および
負荷容量により、それぞれ容量保持されるので、
出力端子Ｑの出力レベルは負電位VSSに保持され
る。第５図に一点鎖線で囲んで示した時間幅
t3′およびt4′は、上記回路点E′および出力端子Ｑ
それぞれの容量保持時間を示す。かくして入力信
号Ｄは、クロツク制御信号Ｃに同期し、その１ク
ロツク時間だけ遅延され出力端子Ｑから出力され
る。従つて、本実施例回路を第４図ｂのように記
号化回路F′で表わすことができる。
ツトされた状態にあれば、入力信号がレベル反転
をしない限り、トランジスタT25およびT26にク
ロツク制御信号Ｃが連続して入力されたとして
も、出力端子Ｑは全く影響されず、依然として電
源の正電位VDDを出力しつづける。ここで入力信
号Ｄがレベルをハイからローに転じ、トランジス
タT24が導通状態に入り、ついでクロツク制御信
号Ｃの立下がりでトランジスタT25が導通する
と、回路点E′の電位は今ままでの負電位VSSから
一転して正電位VDDに変わる。従つて非導通状態
にあつたトランジスタT23はこの正電位VDDで導
通し、ついでクロツク制御信号Ｃの立上がりでト
ランジスタT26が導通することによつて、出力端
子Ｑは正電位VDDから負電位VSSに変わる。回路
点E′および出力端子Ｑの電位はクロツク制御信号
Ｃで制御されるトランジスタT25およびT26が、
非導通とされる間も、それぞれゲート容量および
負荷容量により、それぞれ容量保持されるので、
出力端子Ｑの出力レベルは負電位VSSに保持され
る。第５図に一点鎖線で囲んで示した時間幅
t3′およびt4′は、上記回路点E′および出力端子Ｑ
それぞれの容量保持時間を示す。かくして入力信
号Ｄは、クロツク制御信号Ｃに同期し、その１ク
ロツク時間だけ遅延され出力端子Ｑから出力され
る。従つて、本実施例回路を第４図ｂのように記
号化回路F′で表わすことができる。
以上２つの実施例は、何れも電源の負電位VSS
側の制御にプリセツト信号ｐを、また正電位VDD
側制御にプリセツト信号をそれぞれ対応させて
用いたが、この逆のプリセツト回路構成も容易で
ある。
側の制御にプリセツト信号ｐを、また正電位VDD
側制御にプリセツト信号をそれぞれ対応させて
用いたが、この逆のプリセツト回路構成も容易で
ある。
第６図および第７図は本発明のその他の実施例
を示す接続回路図で、何れも電源の負電位VSS側
の制御にプリセツト信号を、また正電位VDDの
制御にプリセツト信号Ｐをそれぞれ対応させて用
いたものである。これらの実施例回路のトランジ
スタには、さきに詳細に説明した２つの実施例回
路における機能に合わせた符号がそれぞれ付され
ている。ここで第６図は入力信号Ｄのローからハ
イへのレベル変化に応答し、第７図はハイからロ
ーへのレベル変化に応答する遅延回路である。こ
の際、プリセツト信号レベルを入力信号より高く
する必要があるが、回路動作については改めて説
明する必要もないと考えるので省略する。
を示す接続回路図で、何れも電源の負電位VSS側
の制御にプリセツト信号を、また正電位VDDの
制御にプリセツト信号Ｐをそれぞれ対応させて用
いたものである。これらの実施例回路のトランジ
スタには、さきに詳細に説明した２つの実施例回
路における機能に合わせた符号がそれぞれ付され
ている。ここで第６図は入力信号Ｄのローからハ
イへのレベル変化に応答し、第７図はハイからロ
ーへのレベル変化に応答する遅延回路である。こ
の際、プリセツト信号レベルを入力信号より高く
する必要があるが、回路動作については改めて説
明する必要もないと考えるので省略する。
第８図および第９図は本発明デイジタル遅延回
路をｍ個縦続接続した本発明の応用例図およびタ
イミング・チヤート図をそれぞれ示すものであ
る。本回路図では本発明デイジタル遅延回路Ｆま
たたはF′が、入力信号DI、クロツク制御信号CI、
プリセツト信号PIおよび否定回路Ｎを介して作
られたプリセツト信号に対してｍ個縦続接続
されており、１クロツク時間の遅延出力Q1，２
クロツク時間の遅延出力Q2，……ｍクロツク時
間の遅延出力Qmをそれぞれ個別に出力させるこ
とができる。
路をｍ個縦続接続した本発明の応用例図およびタ
イミング・チヤート図をそれぞれ示すものであ
る。本回路図では本発明デイジタル遅延回路Ｆま
たたはF′が、入力信号DI、クロツク制御信号CI、
プリセツト信号PIおよび否定回路Ｎを介して作
られたプリセツト信号に対してｍ個縦続接続
されており、１クロツク時間の遅延出力Q1，２
クロツク時間の遅延出力Q2，……ｍクロツク時
間の遅延出力Qmをそれぞれ個別に出力させるこ
とができる。
以上詳細に説明したように、本発明デイジタル
遅延回路は、入力信号の一方向のレベル変化にの
み応答し、僅か６個のトランジスタから成り、低
消費電力且つ小形化された半導体装置として構成
することが容易である。またクロツク制御信号が
一つですむので、高速動作を要求される場合に
は、トランス・コンダクタンスを大きくすべきト
ランジスタが少ないので、回路設計および製造上
著しく有利で、信頼性の向にも寄与するところ
も、またきわめて大である。
遅延回路は、入力信号の一方向のレベル変化にの
み応答し、僅か６個のトランジスタから成り、低
消費電力且つ小形化された半導体装置として構成
することが容易である。またクロツク制御信号が
一つですむので、高速動作を要求される場合に
は、トランス・コンダクタンスを大きくすべきト
ランジスタが少ないので、回路設計および製造上
著しく有利で、信頼性の向にも寄与するところ
も、またきわめて大である。
第１図は電界効果トランジスタのゲート・ラツ
チ機能を利用した公知のダイナミツク形デイジタ
ル遅延回路の接続回路図、第２図ａおよびｂは、
それぞれ本発明の一実施例を示す接続回路図およ
び記号化図、第３図は本実施例の動作説明のため
のタイミング・チヤート図、第４図ａおよびｂ
は、それぞれ本発明の他の実施例を示す接続回路
図および記号化図、第５図は本実施例の動作説明
のためのタイミング・チヤート図、第６図および
第７図は、本発明のその他の実施例を示す接続回
路図、第８図および第９図は、本発明デイジタル
遅延回路をｍ個縦続接続した本発明の応用例図お
よびタイミング・チヤート図である。 Ｐ，，PI，……プリセツト信号、Ｃ，，
CI……クロツク制御信号、Ｄ，DI……入力信号、
Ｑ，Q1，Q2，……Qm……出力端子、Ｅ，E′……
回路点、VDD……電源の正電位、VSS……電源の
負電位、Ｎ……否定回路、Ｆ，F′……本発明の記
号化回路、T1，T3，T5，T7，T11，T14，T15，
T22，T23，T26，T32，T34，T35，T41，T43，
T46………Ｎチヤンネル形電界効果トランジス
タ、T2，T4，T6，T8，T12，T13，T16，T21，
T24，T25，T31，T33，T36，T42，T44，T45……
Ｐチヤンネル形電界効果トランジスタ、t1，t2，
t3，t4，t1′，t2′，t3′，t4′……容量保持時間幅。
チ機能を利用した公知のダイナミツク形デイジタ
ル遅延回路の接続回路図、第２図ａおよびｂは、
それぞれ本発明の一実施例を示す接続回路図およ
び記号化図、第３図は本実施例の動作説明のため
のタイミング・チヤート図、第４図ａおよびｂ
は、それぞれ本発明の他の実施例を示す接続回路
図および記号化図、第５図は本実施例の動作説明
のためのタイミング・チヤート図、第６図および
第７図は、本発明のその他の実施例を示す接続回
路図、第８図および第９図は、本発明デイジタル
遅延回路をｍ個縦続接続した本発明の応用例図お
よびタイミング・チヤート図である。 Ｐ，，PI，……プリセツト信号、Ｃ，，
CI……クロツク制御信号、Ｄ，DI……入力信号、
Ｑ，Q1，Q2，……Qm……出力端子、Ｅ，E′……
回路点、VDD……電源の正電位、VSS……電源の
負電位、Ｎ……否定回路、Ｆ，F′……本発明の記
号化回路、T1，T3，T5，T7，T11，T14，T15，
T22，T23，T26，T32，T34，T35，T41，T43，
T46………Ｎチヤンネル形電界効果トランジス
タ、T2，T4，T6，T8，T12，T13，T16，T21，
T24，T25，T31，T33，T36，T42，T44，T45……
Ｐチヤンネル形電界効果トランジスタ、t1，t2，
t3，t4，t1′，t2′，t3′，t4′……容量保持時間幅。
Claims (1)
- １ 第１および第２の電源供給端子間に直列接続
された第１、第２および第３の電界効果トランジ
スタと、前記電源端子間に直列接続された第４、
第５および第６の電界効果トランジスタとを有
し、前記第１の電界効果トランジスタに入力信号
が供給され、前記第２および第５の電界効果トラ
ンジスタにクロツク信号が供給され、前記第３の
電界効果トランジスタに第１のプリセツト信号が
供給され、前記第４の電界効果トランジスタに前
記第１のプリツト信号と補元の関係にある第２の
プリセツト信号が供給され、前記第６の電界効果
トランジスタに前記第２および第３の電界効果ト
ランジスタの接続点に得られる信号が供給され、
前記第４および第５の電界効果トランジスタの接
続点から出力信号が取り出されることを特徴とす
るデイジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242560A JPS60134518A (ja) | 1983-12-22 | 1983-12-22 | デイジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242560A JPS60134518A (ja) | 1983-12-22 | 1983-12-22 | デイジタル遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134518A JPS60134518A (ja) | 1985-07-17 |
| JPH0222568B2 true JPH0222568B2 (ja) | 1990-05-21 |
Family
ID=17090903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242560A Granted JPS60134518A (ja) | 1983-12-22 | 1983-12-22 | デイジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134518A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282823A (ja) * | 1986-05-28 | 1987-12-08 | Fanuc Ltd | ワイヤ放電加工機の３点支持ガイド |
| JP2006333105A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Microelectronics Corp | データラッチ回路およびそれを用いた液晶表示装置 |
-
1983
- 1983-12-22 JP JP58242560A patent/JPS60134518A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134518A (ja) | 1985-07-17 |
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