JPH01170113A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH01170113A JPH01170113A JP63297998A JP29799888A JPH01170113A JP H01170113 A JPH01170113 A JP H01170113A JP 63297998 A JP63297998 A JP 63297998A JP 29799888 A JP29799888 A JP 29799888A JP H01170113 A JPH01170113 A JP H01170113A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
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-
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-
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- H03K2005/00228—Layout of the delay element having complementary input and output signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、遅延回路、特に高周波信号の為の可変遅延回
路に関する。
路に関する。
［従来技術及び発明が解決しようとする課題］同期型論
理回路では、論理信号の状態変化は、クロック信号に同
期していなければならない。離れた位置にある回路の論
理信号に同期させる為に、信号の伝送経路の違いを考慮
して論理信号の伝送に先立って遅延時間を調整する手段
を設ける必要が生じることがある。ＩＣ（集積回路）の
中に同期型論理回路を実装する時には、そのＩＣの中に
可変遅延回路も一緒に実装することが望ましい。
理回路では、論理信号の状態変化は、クロック信号に同
期していなければならない。離れた位置にある回路の論
理信号に同期させる為に、信号の伝送経路の違いを考慮
して論理信号の伝送に先立って遅延時間を調整する手段
を設ける必要が生じることがある。ＩＣ（集積回路）の
中に同期型論理回路を実装する時には、そのＩＣの中に
可変遅延回路も一緒に実装することが望ましい。
これにより、追加回路を別に設ける必要性をなくし、コ
ストを低減することが出来る。
ストを低減することが出来る。
タップ付の遅延線が論理信号を遅延させる為に用いられ
てきたが、このような遅延線は、通常ＩＣの中に実装す
ることは出来ない。ＩＣの中に実装された典型的な遅延
回路としては、カスケード接続した論理ゲートが用いら
れている。１つのゲートの単位伝播時間だけ各ゲートが
入力信号を遅延させるので、このようなカスケード型遅
延回路の総遅延時間は、縦続接続されたゲートの数と単
位伝播時間との積となる。よって、カスケード型遅延回
路の論理ゲートをスイッチングすることにより、総遅延
時間を調整することが出来る。このような遅延回路は、
信号遅延時間を広範囲に調整出来るが、遅延時間の調整
分解能は、１個の論理ゲートの伝播時間によって制限さ
れる。データ信号の状態変化は、同期クロック信号の各
周期中の狭い時間間隔内で生起すべきなので、このよう
な状態の変化は、クロック信号の周期よりかなり短い時
間分解能で同期させなければならない。しかし、高速同
期型論理回路では、論理ゲートの信号伝播時間をクロッ
ク信号の周期よりあまり短くすることが出来ないので、
この場合には論理ゲートをカスケード接続させた遅延回
路は適していない。
てきたが、このような遅延線は、通常ＩＣの中に実装す
ることは出来ない。ＩＣの中に実装された典型的な遅延
回路としては、カスケード接続した論理ゲートが用いら
れている。１つのゲートの単位伝播時間だけ各ゲートが
入力信号を遅延させるので、このようなカスケード型遅
延回路の総遅延時間は、縦続接続されたゲートの数と単
位伝播時間との積となる。よって、カスケード型遅延回
路の論理ゲートをスイッチングすることにより、総遅延
時間を調整することが出来る。このような遅延回路は、
信号遅延時間を広範囲に調整出来るが、遅延時間の調整
分解能は、１個の論理ゲートの伝播時間によって制限さ
れる。データ信号の状態変化は、同期クロック信号の各
周期中の狭い時間間隔内で生起すべきなので、このよう
な状態の変化は、クロック信号の周期よりかなり短い時
間分解能で同期させなければならない。しかし、高速同
期型論理回路では、論理ゲートの信号伝播時間をクロッ
ク信号の周期よりあまり短くすることが出来ないので、
この場合には論理ゲートをカスケード接続させた遅延回
路は適していない。
従って、本発明の目的は、ＩＣ化が容易で、且つ高分解
能で遅延時間を可変し得る可変遅延回路を提供すること
である。
能で遅延時間を可変し得る可変遅延回路を提供すること
である。
［課題を解決する為の手段及び作用コ
本発明の可変遅延回路は、第１増幅器と複数の追加増幅
器とから成る複数の増幅手段を具備している。各増幅器
は入力電圧に応じて出力電流を発生する。また、複数の
追加増幅器の各々に１つずつ対応する複数の遅延バッフ
ァも含まれている。
器とから成る複数の増幅手段を具備している。各増幅器
は入力電圧に応じて出力電流を発生する。また、複数の
追加増幅器の各々に１つずつ対応する複数の遅延バッフ
ァも含まれている。
複数の遅延バッファは、各出力端子に次のバッファの入
力端子を接続した直列構成なので、第１の遅延バッファ
の入力端子に供給された電圧信号は、順次直列接続され
た遅延バッファを伝播していく。
力端子を接続した直列構成なので、第１の遅延バッファ
の入力端子に供給された電圧信号は、順次直列接続され
た遅延バッファを伝播していく。
遅延させたい入力電圧信号を上記第１増幅器の入力端子
と縦続接続された遅延バッファの第１段の入力端子に供
給する。各遅延バッファの出力は、上記追加増幅器の対
応する各入力端子にも供給される。これらの増幅器の出
力電流は、出力手段により合計され、負荷電流となり、
この負荷電流が抵抗器を流れて遅延回路の出力電圧を発
生する。
と縦続接続された遅延バッファの第１段の入力端子に供
給する。各遅延バッファの出力は、上記追加増幅器の対
応する各入力端子にも供給される。これらの増幅器の出
力電流は、出力手段により合計され、負荷電流となり、
この負荷電流が抵抗器を流れて遅延回路の出力電圧を発
生する。
各遅延バッファの出力信号は、その入力信号の状態変化
に応じて遅れて状態変化を起こし、各遅延バッファの入
出力信号の状態変化の間隔である単位遅延時間は一致し
ている。従って、縦続接続された遅延バッファの第１バ
ツフアの入力信号が状態変化すると、その単位遅延時間
後に出力信号の状態変化が起こる。そして、これに続く
各遅延バッファの出力信号は、前段の遅延バッファの出
力信号の状態変化から単位遅延時間後に状態を変化させ
る。各遅延バッファの出力信号は対応する１つの増幅器
に人力するので、第１増幅器及び複数の追加増幅器の発
生する出力電流は、夫々異なる時点で状態変化を起こす
。遅延回路の出力電圧は、負荷電流に比例しており、負
荷電流が°所定のレベルを超えるか又はそのレベルより
低下する時に状態を変化する。各増幅器の利得は調整可
能であり、各増幅器の利得を適正に調整することにより
、遅延回路の入力信号の状態変化から出力電圧の状態変
化までの遅延時間を広範囲且つ高分解能で調整すること
が出来る。
に応じて遅れて状態変化を起こし、各遅延バッファの入
出力信号の状態変化の間隔である単位遅延時間は一致し
ている。従って、縦続接続された遅延バッファの第１バ
ツフアの入力信号が状態変化すると、その単位遅延時間
後に出力信号の状態変化が起こる。そして、これに続く
各遅延バッファの出力信号は、前段の遅延バッファの出
力信号の状態変化から単位遅延時間後に状態を変化させ
る。各遅延バッファの出力信号は対応する１つの増幅器
に人力するので、第１増幅器及び複数の追加増幅器の発
生する出力電流は、夫々異なる時点で状態変化を起こす
。遅延回路の出力電圧は、負荷電流に比例しており、負
荷電流が°所定のレベルを超えるか又はそのレベルより
低下する時に状態を変化する。各増幅器の利得は調整可
能であり、各増幅器の利得を適正に調整することにより
、遅延回路の入力信号の状態変化から出力電圧の状態変
化までの遅延時間を広範囲且つ高分解能で調整すること
が出来る。
Ｃ実施例コ
第１図は、本発明の可変遅延回路の概要を示す回路図で
ある。この可変遅延回路は、差動電圧の入力信号を受け
、差動電圧の出力信号を出力するが、入力信号に対する
遅延時間は差動電圧の制御信号に応じて調整可能である
。この可変遅延回路は、直列接続された複数の固定遅延
バッファＦＤＢＩ乃至ＦＤＢｎと、複数の可変利得型増
幅暮ＡＯ乃至Ａｎとを含んでいる。入力信号が第１バツ
フアＦＤＢＩの入力信号として供給され、第に番目のバ
ッファＦＤＢｋの出力信号は、第（ｋ＋１）番目のバッ
ファＦＤＢｋ＋ｌに入力される。
ある。この可変遅延回路は、差動電圧の入力信号を受け
、差動電圧の出力信号を出力するが、入力信号に対する
遅延時間は差動電圧の制御信号に応じて調整可能である
。この可変遅延回路は、直列接続された複数の固定遅延
バッファＦＤＢＩ乃至ＦＤＢｎと、複数の可変利得型増
幅暮ＡＯ乃至Ａｎとを含んでいる。入力信号が第１バツ
フアＦＤＢＩの入力信号として供給され、第に番目のバ
ッファＦＤＢｋの出力信号は、第（ｋ＋１）番目のバッ
ファＦＤＢｋ＋ｌに入力される。
例えば、バッファＦＤＢ２の出力信号はバッファＦＤＢ
３の入力信号となる。バッファＦＤＢＩ乃至ＦＤＢｎは
、各々差動電圧入力信号に応じて差動電圧出力信号を出
力するが、各バッファが出力信号の状態を変化させるの
は、入力信号の状態変化後ＦＤ秒後である。
３の入力信号となる。バッファＦＤＢＩ乃至ＦＤＢｎは
、各々差動電圧入力信号に応じて差動電圧出力信号を出
力するが、各バッファが出力信号の状態を変化させるの
は、入力信号の状態変化後ＦＤ秒後である。
増幅器ＡＯ乃至Ａｎは各々エミッタ結合トランジスタ対
Ｑ１及びＱ２を含み、トランジスタ対のベース間に供給
される差動電圧入力信号に応じてコレクタ間に差動出力
電流を発生する。増幅器へ〇乃至Ａｎの各利得（即ち、
差動入力電圧に対する差動出力電流の比）は、トランジ
スタＱ１及びＱ２のエミッタに各々供給される電流信号
ＧＩＯ乃至ＧＩｎの関数となる。バッファＦＤＢＩに供
給される入力信号は、増幅器ＡＯの入力信号にもなり、
バッファＦＤＢＩ乃至ＦＤＢｎの出力信号は夫々増幅器
Ａ１乃至Ａｎの入力信号となる。例えば、バッファＦＤ
Ｂ２の出力端子増幅器Ａ２のトランジスタＱ１及びＱ２
のベース間に接続されている。増幅器Ａｋは、そのトラ
ンジスタＱ１及びＱ２のコレクタ電流ＩＣＩＡｋ及びＩ
Ｃ２Ａｋ間の差に等しい差動電流信号０ＵＴｋを出力信
号として発生する。例えば、増幅器Ａ２の出力信号は、
差動電流信号０ＵＴ２＝ＩＣＩＡ２−ＩＣ２Ａ２であり
、ここで、ＩＣｌＡ２及びＩＣ２Ａ２は、夫々増幅器Ａ
２のトランジスタＱ１及びＱ２のコレクタ電流である。
Ｑ１及びＱ２を含み、トランジスタ対のベース間に供給
される差動電圧入力信号に応じてコレクタ間に差動出力
電流を発生する。増幅器へ〇乃至Ａｎの各利得（即ち、
差動入力電圧に対する差動出力電流の比）は、トランジ
スタＱ１及びＱ２のエミッタに各々供給される電流信号
ＧＩＯ乃至ＧＩｎの関数となる。バッファＦＤＢＩに供
給される入力信号は、増幅器ＡＯの入力信号にもなり、
バッファＦＤＢＩ乃至ＦＤＢｎの出力信号は夫々増幅器
Ａ１乃至Ａｎの入力信号となる。例えば、バッファＦＤ
Ｂ２の出力端子増幅器Ａ２のトランジスタＱ１及びＱ２
のベース間に接続されている。増幅器Ａｋは、そのトラ
ンジスタＱ１及びＱ２のコレクタ電流ＩＣＩＡｋ及びＩ
Ｃ２Ａｋ間の差に等しい差動電流信号０ＵＴｋを出力信
号として発生する。例えば、増幅器Ａ２の出力信号は、
差動電流信号０ＵＴ２＝ＩＣＩＡ２−ＩＣ２Ａ２であり
、ここで、ＩＣｌＡ２及びＩＣ２Ａ２は、夫々増幅器Ａ
２のトランジスタＱ１及びＱ２のコレクタ電流である。
増幅器ＡＯ乃至Ａｎの各トランジスタＱ１のコレクタは
、ノード（１６）に接続されており、増幅器ＡＯ乃至Ａ
ｎの各トランジスタＱ２のコレクタはノード（１８）に
接続されている。ノード（１６）は抵抗器Ｒ１を介して
電源ＶＣＣと接続し、ノード（１８）は抵抗器Ｒ２を介
して電源ＶＣＣに接続している。コレクク電流ＩＣＩＡ
Ｏ乃至ＩＣＩＡｎの総和により抵抗器Ｒ１の両端に負荷
電流ＩＬＩが生じ、コレクタ電流ＩＣ２ＡＯ乃至ＩＣ２
Ａｎの総和により抵抗器Ｒ２の両端に負荷電流ＴＬ２が
生じる。従って、増幅器ＡＯ乃至Ａｎは共動して抵抗器
Ｒ１及びＲ２の両端間に差動負荷電流ＩＬ＝ＩＬ１−Ｉ
Ｌ２を発生する。
、ノード（１６）に接続されており、増幅器ＡＯ乃至Ａ
ｎの各トランジスタＱ２のコレクタはノード（１８）に
接続されている。ノード（１６）は抵抗器Ｒ１を介して
電源ＶＣＣと接続し、ノード（１８）は抵抗器Ｒ２を介
して電源ＶＣＣに接続している。コレクク電流ＩＣＩＡ
Ｏ乃至ＩＣＩＡｎの総和により抵抗器Ｒ１の両端に負荷
電流ＩＬＩが生じ、コレクタ電流ＩＣ２ＡＯ乃至ＩＣ２
Ａｎの総和により抵抗器Ｒ２の両端に負荷電流ＴＬ２が
生じる。従って、増幅器ＡＯ乃至Ａｎは共動して抵抗器
Ｒ１及びＲ２の両端間に差動負荷電流ＩＬ＝ＩＬ１−Ｉ
Ｌ２を発生する。
ここで、負荷電流ＩＬは、増幅器の差動出力電流０ＵＴ
Ｏ乃至０ＵＴｎの総和を表している。ノード（１６）及
び（１８）の間の差動負荷電圧ＶＬは、負荷電流ＩＬに
正比例している。
Ｏ乃至０ＵＴｎの総和を表している。ノード（１６）及
び（１８）の間の差動負荷電圧ＶＬは、負荷電流ＩＬに
正比例している。
出力段増幅器（１２）は、第１トランジスタＱ３、第２
トランジスタＱ４及び１対の整合型電流源ｌｘ及びＩｙ
を含んでいる。トランジスタＱ３及びＱ４のコレクタは
、電源ＶＣＣと接続し、トランジスタＱ３及びＱ４のエ
ミッタと接地電位源間に夫々電流源Ｉｘ及びＩｙを接続
している。
トランジスタＱ４及び１対の整合型電流源ｌｘ及びＩｙ
を含んでいる。トランジスタＱ３及びＱ４のコレクタは
、電源ＶＣＣと接続し、トランジスタＱ３及びＱ４のエ
ミッタと接地電位源間に夫々電流源Ｉｘ及びＩｙを接続
している。
トランジスタＱ３のベースはノード（１８）と接続し、
トランジスタＱ４のベースはノード（１６）に接続して
いる。ノード（１６）及び（１８） ｌｉＪ］の電圧信
号ＶＬがトランジスタＱ３及びＱ４のエミッタ間に生じ
、これが本発明の可変遅延回路の出力信号となる。
トランジスタＱ４のベースはノード（１６）に接続して
いる。ノード（１６）及び（１８） ｌｉＪ］の電圧信
号ＶＬがトランジスタＱ３及びＱ４のエミッタ間に生じ
、これが本発明の可変遅延回路の出力信号となる。
２つの増幅器と１つの遅延バッファを用いた遅延回路は
、本願と同時出願された米国特許出願第１２５０２２号
「可調整遅延回路（ＡｄｊｕｓｉｔａｂｌｅＤｅｌａｙ
Ｃ１ｒｃｕｉｔ） Ｊの明細書に記載されている。ま
た、本願に関連する内容の一部は、１９８７年８月７日
出願の米国特許出願第８４００３号「高速分配縮小命令
設定コンビコータ（Ｈｉｇｈ ５ｐｅｅｄ。
、本願と同時出願された米国特許出願第１２５０２２号
「可調整遅延回路（ＡｄｊｕｓｉｔａｂｌｅＤｅｌａｙ
Ｃ１ｒｃｕｉｔ） Ｊの明細書に記載されている。ま
た、本願に関連する内容の一部は、１９８７年８月７日
出願の米国特許出願第８４００３号「高速分配縮小命令
設定コンビコータ（Ｈｉｇｈ ５ｐｅｅｄ。
Ｐａｒｔｉｔｉｏｎｅｄ Ｒｅｄｕｃｅｄ Ｉｎ５
ｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ） Ｊ
（特願昭６３−１９７８０１号に対応）の明細書に記載
されている。
ｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ） Ｊ
（特願昭６３−１９７８０１号に対応）の明細書に記載
されている。
利得制御回路（１４）は、増幅器ＡＯ乃至Ａｎの利得を
夫々制御する電流ＧＩＯ乃至ＧＩｎを発生する。各増幅
器Ａｋの利得はその人力制御電流Ｇｌｋの値に比例して
いる。電流ＧＩＯ乃至ＧＩｎの総和は、電流源（２０）
の電流値Ｉｔに等しく、この電流Ｉｔが利得制御回路（
１４）に入力される。利得制御回路（１４）は、入力信
号として供給される差動制御信号に応じて電流ＧＩＯ乃
至ＧＩｎの相互の値を調整する。この制御信号は、例え
ば、入力データに応じてデジタル・アナログ変換器（Ｄ
ＡＣ）（２２）が出力するようにしても良い。
夫々制御する電流ＧＩＯ乃至ＧＩｎを発生する。各増幅
器Ａｋの利得はその人力制御電流Ｇｌｋの値に比例して
いる。電流ＧＩＯ乃至ＧＩｎの総和は、電流源（２０）
の電流値Ｉｔに等しく、この電流Ｉｔが利得制御回路（
１４）に入力される。利得制御回路（１４）は、入力信
号として供給される差動制御信号に応じて電流ＧＩＯ乃
至ＧＩｎの相互の値を調整する。この制御信号は、例え
ば、入力データに応じてデジタル・アナログ変換器（Ｄ
ＡＣ）（２２）が出力するようにしても良い。
第２図は、第１図の利得制御回路（１４）の発生する利
得制御電流ＧＩＯ乃至Ｇｌｎの値を、利得制御回路（１
４）に入力される制御電圧の関数として表したグラフで
ある。制御電圧レベルがＶａの時、電流Ｇ１００値がＩ
ｔであり、他の総ての電流Ｇｌｌ乃至ＧＩｎの値は０で
ある。制御電圧がｖｂまで増加するにつれて、ＧＩＧの
値はＩｂまで減少し、電流Ｇｌｌの値はＩｃまで増加す
る。ここで、ｒｂとＩｃの和がＩｔに等しい。
得制御電流ＧＩＯ乃至Ｇｌｎの値を、利得制御回路（１
４）に入力される制御電圧の関数として表したグラフで
ある。制御電圧レベルがＶａの時、電流Ｇ１００値がＩ
ｔであり、他の総ての電流Ｇｌｌ乃至ＧＩｎの値は０で
ある。制御電圧がｖｂまで増加するにつれて、ＧＩＧの
値はＩｂまで減少し、電流Ｇｌｌの値はＩｃまで増加す
る。ここで、ｒｂとＩｃの和がＩｔに等しい。
制御電圧が更にＶｃまで増加すると、利得制御電流Ｇｌ
ｌはピーク値に達し、その値は電流源（２０）の全電流
Ｉｔに等しい。この時、電流ＧＩＯの値は０で、その他
の総ての電流ＧＩ２乃至ＧＩｎもＯである。再び制御電
圧がＶｄまで増加すると、電流ＧＩ２がピーク値である
Ｉｔに達し、その他の総ての電流ＧＩＯ１ＧＩＩ及びＧ
Ｉ３乃至Ｇｌｎの値は０になる。制御電圧がＶｅの時、
電流ＧＩ３はＩａまで増加し、電流ＧＩ２はＩｄまで減
少して、Ｉａ＋Ｉｄ＝Ｉｔの関係となる。
ｌはピーク値に達し、その値は電流源（２０）の全電流
Ｉｔに等しい。この時、電流ＧＩＯの値は０で、その他
の総ての電流ＧＩ２乃至ＧＩｎもＯである。再び制御電
圧がＶｄまで増加すると、電流ＧＩ２がピーク値である
Ｉｔに達し、その他の総ての電流ＧＩＯ１ＧＩＩ及びＧ
Ｉ３乃至Ｇｌｎの値は０になる。制御電圧がＶｅの時、
電流ＧＩ３はＩａまで増加し、電流ＧＩ２はＩｄまで減
少して、Ｉａ＋Ｉｄ＝Ｉｔの関係となる。
従って、電流Ｉｔは、制御電流ＧＩＯ乃至ＧＩｎの少な
くとも１つとして供給されるか、又は制御電流ＧＩＯ乃
至ＧＩｎの２つの隣合う電流に配分される。第１図の電
流源（２０）の出力電流Ｉｔの配分比は、制御信号を微
調整することにより制御電流ＧＩＯ乃至Ｇｉｎの隣合う
２つの間で制御し得る。例えば、制御信号（電圧）をＶ
ｃとＶｄの間で微調整すれば、電流Ｇｌｌ及びＧＩ２間
に於ける電流Ｉｔの配分比を制御し得る。
くとも１つとして供給されるか、又は制御電流ＧＩＯ乃
至ＧＩｎの２つの隣合う電流に配分される。第１図の電
流源（２０）の出力電流Ｉｔの配分比は、制御信号を微
調整することにより制御電流ＧＩＯ乃至Ｇｉｎの隣合う
２つの間で制御し得る。例えば、制御信号（電圧）をＶ
ｃとＶｄの間で微調整すれば、電流Ｇｌｌ及びＧＩ２間
に於ける電流Ｉｔの配分比を制御し得る。
第３図は、第１図の利得制御回路（１４）の１実施例の
回路図である。この利得制御回路（１４）は、１組のト
ランジスタＴＯ乃至Ｔｎと、１組の電流源ＩＯ乃至Ｉｎ
と、１組の抵抗器ＲＡＩ乃至ＲＡｎと、トランジスタＱ
５及びＱ６と、抵抗器Ｒ３及びＲ４と、電流源（２４）
とを含んでいる。
回路図である。この利得制御回路（１４）は、１組のト
ランジスタＴＯ乃至Ｔｎと、１組の電流源ＩＯ乃至Ｉｎ
と、１組の抵抗器ＲＡＩ乃至ＲＡｎと、トランジスタＱ
５及びＱ６と、抵抗器Ｒ３及びＲ４と、電流源（２４）
とを含んでいる。
電流源■０乃至Ｉｎは、総て同じ値の電流を発生し、電
流源（２４）の出力電流Ｉは、電流源ＩＯ乃至Ｉｎの出
力電流の総和に等しい。トランジスタＴＯ乃至Ｔｎのコ
レクタは、夫々利得制御電流ＧＩＯ乃至Ｇｉｎを発生す
る。トランジスタＴＯ乃至Ｔｎのエミッタは総て電流源
（２０）を介して接地電位源に接続されている。抵抗器
ＲＡＩ乃至ＲＡｎは、ノードＮＯ乃至Ｎｎを形成するよ
うに直列接続されており、ノードＮ１乃至Ｎｎは、直列
接続された抵抗器ＲＡＩ乃至ＲＡｎの各ノードを夫々構
成している。即ち、ノードＮｋは抵抗器ＲＡｋとＲＡｋ
＋１の間の相互接続点となっている。トランジスタＱ５
のコレクタは、ノードＮＯに接続し、トランジスタＱ６
のコレクタはノードＮｎに接続している。電流源ＩＯ乃
至Ｉｎは、電圧源Ｖと対応するノードＮＯ乃至Ｎｎとの
間を夫々接続接続しており、トランジスタＴＯ乃至Ｔｎ
の各ベースは、ノードＮＱ乃至Ｎｎの対応するノードと
夫々接続している。トランジスタＱ５及びＱ６のエミッ
タは、夫々抵抗器Ｒ３及びＲ４を介して電流源（２４）
に接続し、トランジスタＱ５及びＱ６のベース間に制御
信号が供給される。
流源（２４）の出力電流Ｉは、電流源ＩＯ乃至Ｉｎの出
力電流の総和に等しい。トランジスタＴＯ乃至Ｔｎのコ
レクタは、夫々利得制御電流ＧＩＯ乃至Ｇｉｎを発生す
る。トランジスタＴＯ乃至Ｔｎのエミッタは総て電流源
（２０）を介して接地電位源に接続されている。抵抗器
ＲＡＩ乃至ＲＡｎは、ノードＮＯ乃至Ｎｎを形成するよ
うに直列接続されており、ノードＮ１乃至Ｎｎは、直列
接続された抵抗器ＲＡＩ乃至ＲＡｎの各ノードを夫々構
成している。即ち、ノードＮｋは抵抗器ＲＡｋとＲＡｋ
＋１の間の相互接続点となっている。トランジスタＱ５
のコレクタは、ノードＮＯに接続し、トランジスタＱ６
のコレクタはノードＮｎに接続している。電流源ＩＯ乃
至Ｉｎは、電圧源Ｖと対応するノードＮＯ乃至Ｎｎとの
間を夫々接続接続しており、トランジスタＴＯ乃至Ｔｎ
の各ベースは、ノードＮＱ乃至Ｎｎの対応するノードと
夫々接続している。トランジスタＱ５及びＱ６のエミッ
タは、夫々抵抗器Ｒ３及びＲ４を介して電流源（２４）
に接続し、トランジスタＱ５及びＱ６のベース間に制御
信号が供給される。
各電流源Ｉｋの出力電流は、対応するノードＮｋに供給
される。電流源Ｉｋの出力電流は、各ノードＮｋから左
右の抵抗回路網の両方または一方を通ってトランジスタ
Ｑ５及びＱ６のコレクタの両方又は一方に流れる。制御
信号の値が負で絶対値が大きい場合、電流源ＩＯ乃至Ｉ
ｎの出力電流の略総てがトランジスタＱ６のコレクタに
供給される。反対に、制御信号の値が正で絶対値が大き
い場合には、電流源ＩＯ乃至Ｉｎの出力電流の略総てが
トランジスタＱ５のコレクタに供給される。制御信号の
任意の値に対して、ノードＮＯ乃至Ｎｎの中で、右から
左方向又は左から右方向へ流れる電流値が最も小さいノ
ードの電圧が最も高く、流れる電流が次に小さいノード
がその次に電圧が高い。電流源ＩＯ乃至Ｉｎの出力電流
及び抵抗器ＲＡＩ乃至ＲＡｎの各値は、制御信号の任意
の値に対してノードＮＯ乃至Ｎｎの中の少なくとも１つ
か、又は２つのノードの電圧で、それに関連するトラン
ジスタＴＯ乃至Ｔｎを十分に導通し得るように選択され
ている。例えば、ノードＮ２が最大電圧で、ノードＮ１
が次に高い電圧の時、トランジスタＴ１及びＴ２のみが
導通する。制御信号の値がより負の方向に変化するにつ
れて、電流源■２の出力電流は、トランジスタＱ６のコ
レクタに向かって右方向により多く流れるようになる。
される。電流源Ｉｋの出力電流は、各ノードＮｋから左
右の抵抗回路網の両方または一方を通ってトランジスタ
Ｑ５及びＱ６のコレクタの両方又は一方に流れる。制御
信号の値が負で絶対値が大きい場合、電流源ＩＯ乃至Ｉ
ｎの出力電流の略総てがトランジスタＱ６のコレクタに
供給される。反対に、制御信号の値が正で絶対値が大き
い場合には、電流源ＩＯ乃至Ｉｎの出力電流の略総てが
トランジスタＱ５のコレクタに供給される。制御信号の
任意の値に対して、ノードＮＯ乃至Ｎｎの中で、右から
左方向又は左から右方向へ流れる電流値が最も小さいノ
ードの電圧が最も高く、流れる電流が次に小さいノード
がその次に電圧が高い。電流源ＩＯ乃至Ｉｎの出力電流
及び抵抗器ＲＡＩ乃至ＲＡｎの各値は、制御信号の任意
の値に対してノードＮＯ乃至Ｎｎの中の少なくとも１つ
か、又は２つのノードの電圧で、それに関連するトラン
ジスタＴＯ乃至Ｔｎを十分に導通し得るように選択され
ている。例えば、ノードＮ２が最大電圧で、ノードＮ１
が次に高い電圧の時、トランジスタＴ１及びＴ２のみが
導通する。制御信号の値がより負の方向に変化するにつ
れて、電流源■２の出力電流は、トランジスタＱ６のコ
レクタに向かって右方向により多く流れるようになる。
ノードＮ１の電圧は降下し、ノードＮ２の電圧は上昇す
る。成る点で、トランジスタＴ１がオフし、トランジス
タＴ２が電流Ｉｔの総てを流すようになる。制御信号が
更に負方向に変化するにつれて、ノードＮ２の電圧は降
下し始め、ノードＮ３（図示せず）の電圧が上昇し始め
る。トランジスタＴ３ （図示せず）が導通し、電流Ｉ
ｔの一部を流し始め、トランジスタＴ２を流れる電流は
ｒｔより小さくなる。
る。成る点で、トランジスタＴ１がオフし、トランジス
タＴ２が電流Ｉｔの総てを流すようになる。制御信号が
更に負方向に変化するにつれて、ノードＮ２の電圧は降
下し始め、ノードＮ３（図示せず）の電圧が上昇し始め
る。トランジスタＴ３ （図示せず）が導通し、電流Ｉ
ｔの一部を流し始め、トランジスタＴ２を流れる電流は
ｒｔより小さくなる。
従って、制御信号の値を調整することにより、トランジ
スタＴＯ乃至Ｔｎの中で、最小１つ、最大で２つのトラ
ンジスタを導通させている。そして、制御信号の値を微
調整することにより、トランジスタＴＯ乃至Ｔｎの中の
導通している２つのトランジスタを流れる合計電流ｒｔ
の相対的な比率を制御し得る。この結果、愼３図の利得
制御回路（１４）は、制御信号の電圧の可変範囲に応じ
て動作し、第２図に関して説明したように、制御電流Ｇ
ＩＯ乃至Ｇ Ｉ ｎを発生する。
スタＴＯ乃至Ｔｎの中で、最小１つ、最大で２つのトラ
ンジスタを導通させている。そして、制御信号の値を微
調整することにより、トランジスタＴＯ乃至Ｔｎの中の
導通している２つのトランジスタを流れる合計電流ｒｔ
の相対的な比率を制御し得る。この結果、愼３図の利得
制御回路（１４）は、制御信号の電圧の可変範囲に応じ
て動作し、第２図に関して説明したように、制御電流Ｇ
ＩＯ乃至Ｇ Ｉ ｎを発生する。
第４Ａ図乃至第４Ｅ図は、第２図の制御信号の電圧Ｖａ
乃至Ｖｅに対して第１図の可変遅延回路の動作を説明す
る為の信号波形図である。何れの場合にも、可変遅延回
路の入力信号は、時点ＴＯに於いて、第１の状態から第
２の状態にレベルが上昇したものとする。第４Ａ図は、
負荷信号ＩＬ（及び負荷電圧ＶＬ）と増幅器の出力電流
０ＵＴＯ乃至０ＵＴｎとの間の関係を説明する為の波形
図であるが、これは、利得制御回路（１４）の制御信号
の電圧レベルは第２１！ＩのＶａであり、増幅器ＡＯが
利得制御電流ＧＩＯにより電流源（２０）の総ての電流
ｒｔを受けている場合を示している。
乃至Ｖｅに対して第１図の可変遅延回路の動作を説明す
る為の信号波形図である。何れの場合にも、可変遅延回
路の入力信号は、時点ＴＯに於いて、第１の状態から第
２の状態にレベルが上昇したものとする。第４Ａ図は、
負荷信号ＩＬ（及び負荷電圧ＶＬ）と増幅器の出力電流
０ＵＴＯ乃至０ＵＴｎとの間の関係を説明する為の波形
図であるが、これは、利得制御回路（１４）の制御信号
の電圧レベルは第２１！ＩのＶａであり、増幅器ＡＯが
利得制御電流ＧＩＯにより電流源（２０）の総ての電流
ｒｔを受けている場合を示している。
時点ＴＯに於ける入力信号の遷移に応じて、増幅器ＡＯ
の差動出力電流０ＵＴＯは、第１電流値ＩＭＩＮから第
２電流値ＩＭＡＸまで時点ＴＯから上昇を開始する。利
得制御電流ＧＩＯが最大値ｒｔであるので、出力電流○
ＵＴＯの範囲ＩＭＡＸ乃至ＩＭＩＮが、増幅器ＡＯの最
大出力範囲となる。この時、利得制御電流Ｇｌｌ乃至Ｇ
Ｉｎの値は略０であり、それ故出力電流０ＵＴＩ乃至０
ＵＴｎも略０となり、これらは負荷信号電流ＩＬに全く
寄与しない。この結果、増幅器ＡＯの出力電流ＯＵ Ｔ
Ｏ（７） Ｉ Ｍ Ｉ ＮからＩＭＡＸまテノ変化に
従って負荷電流ＩＬが変化する。
の差動出力電流０ＵＴＯは、第１電流値ＩＭＩＮから第
２電流値ＩＭＡＸまで時点ＴＯから上昇を開始する。利
得制御電流ＧＩＯが最大値ｒｔであるので、出力電流○
ＵＴＯの範囲ＩＭＡＸ乃至ＩＭＩＮが、増幅器ＡＯの最
大出力範囲となる。この時、利得制御電流Ｇｌｌ乃至Ｇ
Ｉｎの値は略０であり、それ故出力電流０ＵＴＩ乃至０
ＵＴｎも略０となり、これらは負荷信号電流ＩＬに全く
寄与しない。この結果、増幅器ＡＯの出力電流ＯＵ Ｔ
Ｏ（７） Ｉ Ｍ Ｉ ＮからＩＭＡＸまテノ変化に
従って負荷電流ＩＬが変化する。
第４Ｂ図は、制御信号の電圧が第２図のｖｂであり、増
幅器ＡＯ及びＡ１が夫々利得制御電流ＧＩＱ及びＧＩＩ
を受け、電流源（２０）の電流がこれら２つに配分され
ている場合の負荷電流ＩＬ及び増幅器の出力電流○ＵＴ
Ｏ乃至０ＵＴｎの関係を示している。この場合、利得制
御電流ＧＩＱの値はＩｂであり、増幅器ＡＯの出力の範
囲は、その最大出力範囲Ｉ Ｍ Ａ Ｘ −Ｉ Ｍ Ｉ
Ｎに対してＩｂ／Ｉｔの比率になっている。同様に、
利得側ｉ’ｉ流ＧＩＩの値は、第２図のＩｃであり、増
幅器Ａ１の出力範囲は、その最大範囲ＩＭＡＸ−ＩＭＩ
Ｎに対してＩｃ／Ｉｔの比率となる。時点ＴＱで出力電
流○ＵＴＯの値がＩｂＭＩＮから遷移し始め、ＩｂＭＡ
Ｘまで上昇する。入力信号の遷移は、遅延バッファＦＤ
ＢＩを介して時点（ＴＯ＋ＦＤ）に増幅器Ａ１に供給さ
れる。これに応じて、増幅器Ａ１の出力電流０ＵＴ１は
、時点（ＴＯ＋ＦＤ）に電流値ＩｃＭＩＮから上昇を開
始し、電流値ＩｃＭＡＸまで変化する。他の利得制御電
流ＧＩ２乃至ＧＩｎは略０なので、出力電流０ＵＴ２乃
至０ＵＴｎの値も略０となり、これらは負荷電流！Ｌに
何ら寄与しない。負荷電流信号ＩＬは、出力電流０ＵＴ
Ｏ及び０ＵＴ１の和であり、時点ＴＯで電流値ＩＭＩＮ
から上昇を開始し、時点（ＴＯ＋ＦＤ）以後に電流値Ｉ
ＭＡＸに達する。
幅器ＡＯ及びＡ１が夫々利得制御電流ＧＩＱ及びＧＩＩ
を受け、電流源（２０）の電流がこれら２つに配分され
ている場合の負荷電流ＩＬ及び増幅器の出力電流○ＵＴ
Ｏ乃至０ＵＴｎの関係を示している。この場合、利得制
御電流ＧＩＱの値はＩｂであり、増幅器ＡＯの出力の範
囲は、その最大出力範囲Ｉ Ｍ Ａ Ｘ −Ｉ Ｍ Ｉ
Ｎに対してＩｂ／Ｉｔの比率になっている。同様に、
利得側ｉ’ｉ流ＧＩＩの値は、第２図のＩｃであり、増
幅器Ａ１の出力範囲は、その最大範囲ＩＭＡＸ−ＩＭＩ
Ｎに対してＩｃ／Ｉｔの比率となる。時点ＴＱで出力電
流○ＵＴＯの値がＩｂＭＩＮから遷移し始め、ＩｂＭＡ
Ｘまで上昇する。入力信号の遷移は、遅延バッファＦＤ
ＢＩを介して時点（ＴＯ＋ＦＤ）に増幅器Ａ１に供給さ
れる。これに応じて、増幅器Ａ１の出力電流０ＵＴ１は
、時点（ＴＯ＋ＦＤ）に電流値ＩｃＭＩＮから上昇を開
始し、電流値ＩｃＭＡＸまで変化する。他の利得制御電
流ＧＩ２乃至ＧＩｎは略０なので、出力電流０ＵＴ２乃
至０ＵＴｎの値も略０となり、これらは負荷電流！Ｌに
何ら寄与しない。負荷電流信号ＩＬは、出力電流０ＵＴ
Ｏ及び０ＵＴ１の和であり、時点ＴＯで電流値ＩＭＩＮ
から上昇を開始し、時点（ＴＯ＋ＦＤ）以後に電流値Ｉ
ＭＡＸに達する。
第４Ｃ図は、利得制御回路の制御信号の電圧が第２図の
Ｖｃ等しく、増幅器Ａ１の受ける電流ＧＩｌが電流源（
２０）の全電流Ｉｔとなる場合の負荷電流ＩＬ（負荷電
圧ＶＬ）と増幅器の出力電流０ＵＴＯ乃至０ＵＴｎとの
関係を示している。
Ｖｃ等しく、増幅器Ａ１の受ける電流ＧＩｌが電流源（
２０）の全電流Ｉｔとなる場合の負荷電流ＩＬ（負荷電
圧ＶＬ）と増幅器の出力電流０ＵＴＯ乃至０ＵＴｎとの
関係を示している。
遅延回路の入力信号の遷移が時点（ＴＯ＋ＦＤ）に増幅
器Ａ１に供給され、出力電流０ＵＴ１の値が時点（Ｔ
Ｏ＋ Ｆ Ｄ）に最小値ＩＭＩＮから上昇を開始し、最
大値ＩＭＡＸまで変化する。利得側 ゛御電流ＧＩＯ
及び（、Ｉ２乃至Ｇｒｎの値は略０なので、出力電流０
ＵＴＯ及び０ＵＴ２乃至０ＵＴｎの値も略０に維持され
ている。この結果、０ＵＴＩの値がＩＭＩＮからＩＭＡ
Ｘまで変化するにつれて負荷電流ＩＬが同様に変化する
。
器Ａ１に供給され、出力電流０ＵＴ１の値が時点（Ｔ
Ｏ＋ Ｆ Ｄ）に最小値ＩＭＩＮから上昇を開始し、最
大値ＩＭＡＸまで変化する。利得側 ゛御電流ＧＩＯ
及び（、Ｉ２乃至Ｇｒｎの値は略０なので、出力電流０
ＵＴＯ及び０ＵＴ２乃至０ＵＴｎの値も略０に維持され
ている。この結果、０ＵＴＩの値がＩＭＩＮからＩＭＡ
Ｘまで変化するにつれて負荷電流ＩＬが同様に変化する
。
第４Ｄ図は、利得制御回路（１４）の制御信号の電圧が
第２図のＶｄに等しく、増幅器Ａ２の受ける利得制御電
流ＣＩ２が電流源（２０）の全電流ｒｔとなる場合の負
荷電流ＩＬと増幅器の出力電流０ＵＴＯ乃至０ＵＴｎの
関係を示している。
第２図のＶｄに等しく、増幅器Ａ２の受ける利得制御電
流ＣＩ２が電流源（２０）の全電流ｒｔとなる場合の負
荷電流ＩＬと増幅器の出力電流０ＵＴＯ乃至０ＵＴｎの
関係を示している。
増幅器Ａ２は、時点（Ｔ Ｏ＋ ２本ＦＤ）（但し、「
本」は乗算を表す）に入力信号の遷移を受け、この時点
（Ｔ Ｏ＋ ２本ＦＤ）で出力電流ＯＵＴ ２は最小値
ＩＭＩＮから上昇を開始し、最大値ＩＭＡＸまで変化す
る。利得制御電流ＧＩＯ１Ｇ１１、及びＧＩ３乃至Ｇｌ
ｎの値が略０なので、その他の出力電流０ＵＴＯ１ＯＵ
Ｔ１、ＯＵＴ ３乃至０ＵＴｎの値も略０に維持されて
いる。従って、増幅器Ａ２の出力電流０ＵＴ２がＩＭＩ
ＮからＩＭＡＸまで変化するにつれて、負荷電流ＩＬも
同様に変化する。
本」は乗算を表す）に入力信号の遷移を受け、この時点
（Ｔ Ｏ＋ ２本ＦＤ）で出力電流ＯＵＴ ２は最小値
ＩＭＩＮから上昇を開始し、最大値ＩＭＡＸまで変化す
る。利得制御電流ＧＩＯ１Ｇ１１、及びＧＩ３乃至Ｇｌ
ｎの値が略０なので、その他の出力電流０ＵＴＯ１ＯＵ
Ｔ１、ＯＵＴ ３乃至０ＵＴｎの値も略０に維持されて
いる。従って、増幅器Ａ２の出力電流０ＵＴ２がＩＭＩ
ＮからＩＭＡＸまで変化するにつれて、負荷電流ＩＬも
同様に変化する。
第４Ｅ図は、制御信号の電圧が第２図のＶｅであり、増
幅器Ａ２及びＡ３が夫々利得制御電流ＧＩ２及びＧＩ３
を受け、電流源（２０）の電流がこれら２つに配分され
ている場合の負荷電流ＩＬ（負荷電圧ＶＬ）と増幅器の
出力電流０ＵＴＯ乃至０ＵＴｎとの関係を示している。
幅器Ａ２及びＡ３が夫々利得制御電流ＧＩ２及びＧＩ３
を受け、電流源（２０）の電流がこれら２つに配分され
ている場合の負荷電流ＩＬ（負荷電圧ＶＬ）と増幅器の
出力電流０ＵＴＯ乃至０ＵＴｎとの関係を示している。
この場合、利得制御電流ＧＩ２の値はＩｄであり、増幅
器Ａ２の出力の範囲は、その最大出力範囲ＩＭＡＸ−Ｉ
ＭＩＮに対してＩｄ／Ｉｔの比率になっている。同様に
、利得制御電流ＧＩ３の値は、第２図のＩａであり、増
幅器Ａ３の出力範囲は、その最大範囲ＩＭＡＸ−ＩＭＩ
Ｎに対してＩａ／Ｉｔの比率となる。時点（Ｔ Ｏ＋
２＊Ｆ Ｄ）で人力信号の遷移が増幅器Ａ２に供給され
ると、出力電流０ＵＴ２の値がＩｄＭＩＮから遷移し始
め、ＩｄＭＡＸまで上昇する。入力信号の遷移は、遅延
バッファを介して時点（Ｔ Ｏ＋ ＣＦ Ｄ）に増幅器
Ａ３に供給されると、増幅器Ａ３の出力電流０ＵＴ３は
、同様に時点（Ｔ Ｏ＋ ３＊Ｆ Ｄ）に電流値１２
Ｍ Ｉ Ｎから上昇を開始し、電流値１ａＭＡＸまで変
化する。他の利得制御電流ＧＩＯ１ＧＩＩ及びＧＩ４乃
至Ｇｌｎは略０なので、出力電流○ＵＴＯ１ＯＵＴ１及
び０ＵＴ４乃至０ＵＴｎの値も略０となり、これらは負
荷電流ＩＬに何ら寄与しない。
器Ａ２の出力の範囲は、その最大出力範囲ＩＭＡＸ−Ｉ
ＭＩＮに対してＩｄ／Ｉｔの比率になっている。同様に
、利得制御電流ＧＩ３の値は、第２図のＩａであり、増
幅器Ａ３の出力範囲は、その最大範囲ＩＭＡＸ−ＩＭＩ
Ｎに対してＩａ／Ｉｔの比率となる。時点（Ｔ Ｏ＋
２＊Ｆ Ｄ）で人力信号の遷移が増幅器Ａ２に供給され
ると、出力電流０ＵＴ２の値がＩｄＭＩＮから遷移し始
め、ＩｄＭＡＸまで上昇する。入力信号の遷移は、遅延
バッファを介して時点（Ｔ Ｏ＋ ＣＦ Ｄ）に増幅器
Ａ３に供給されると、増幅器Ａ３の出力電流０ＵＴ３は
、同様に時点（Ｔ Ｏ＋ ３＊Ｆ Ｄ）に電流値１２
Ｍ Ｉ Ｎから上昇を開始し、電流値１ａＭＡＸまで変
化する。他の利得制御電流ＧＩＯ１ＧＩＩ及びＧＩ４乃
至Ｇｌｎは略０なので、出力電流○ＵＴＯ１ＯＵＴ１及
び０ＵＴ４乃至０ＵＴｎの値も略０となり、これらは負
荷電流ＩＬに何ら寄与しない。
負荷電流信号ＩＬは、出力電流○ＵＴ２及びＯＵＴ３の
和であり、時点（Ｔ Ｏ＋ ２本ＦＤ）で電流値Ｉ Ｍ
Ｉ Ｎから上昇を開始し、時点（ＴＯ＋３＊ＦＤ）以
後に電流値Ｉ Ｍ Ａ Ｘに達する。
和であり、時点（Ｔ Ｏ＋ ２本ＦＤ）で電流値Ｉ Ｍ
Ｉ Ｎから上昇を開始し、時点（ＴＯ＋３＊ＦＤ）以
後に電流値Ｉ Ｍ Ａ Ｘに達する。
第４Ａ図乃至第４Ｅ図を比較してみると、負荷電流ＴＬ
が、利得制御回路（１４）の制御信号の影響を受けてい
ることに留意されたい。制御信号の電圧がＶａからＶｅ
まで変化するにつれて、入力信号の遷移から負荷電流Ｉ
Ｌの遷移開始までの期間、即ち遅延時間が増加している
。第４Ａ図、第４Ｃ図、及び第４Ｄ図に示すように、任
意の１つの増幅器に電流Ｉｔが総て供給される場合には
、負荷電流ＩＬは、その任意の増幅器が入力信号の遷移
を受けた時点で上昇を開始し、ＩＭＩＮからＩＭＡＸま
で急激に変化する。しかし、第４Ｂ図及び第４Ｅ図に示
すように、電流Ｉｔが第１の任意の増幅器とそれと隣合
う第２の増幅器に配分された時には、負荷電流ＩＬが上
昇する様子は、第１及び第２増幅器の相対的関係によっ
て決まる。
が、利得制御回路（１４）の制御信号の影響を受けてい
ることに留意されたい。制御信号の電圧がＶａからＶｅ
まで変化するにつれて、入力信号の遷移から負荷電流Ｉ
Ｌの遷移開始までの期間、即ち遅延時間が増加している
。第４Ａ図、第４Ｃ図、及び第４Ｄ図に示すように、任
意の１つの増幅器に電流Ｉｔが総て供給される場合には
、負荷電流ＩＬは、その任意の増幅器が入力信号の遷移
を受けた時点で上昇を開始し、ＩＭＩＮからＩＭＡＸま
で急激に変化する。しかし、第４Ｂ図及び第４Ｅ図に示
すように、電流Ｉｔが第１の任意の増幅器とそれと隣合
う第２の増幅器に配分された時には、負荷電流ＩＬが上
昇する様子は、第１及び第２増幅器の相対的関係によっ
て決まる。
第４Ｂ図のように、第１の増幅器の出力電流が主として
負荷電流ＩＬを生成している場合には、信号ＩＬは、そ
の応答の最初に急激に立ち上がり、応答の最後の部分で
なだらかになる。反対に、第４Ｅ図のように、第２の増
幅器の出力電流が主として負荷電流ＩＬを生成している
場合には、信号ＩＬは、その変化の最初はなだらかで、
最後の部分で急激に立ち上がる。
負荷電流ＩＬを生成している場合には、信号ＩＬは、そ
の応答の最初に急激に立ち上がり、応答の最後の部分で
なだらかになる。反対に、第４Ｅ図のように、第２の増
幅器の出力電流が主として負荷電流ＩＬを生成している
場合には、信号ＩＬは、その変化の最初はなだらかで、
最後の部分で急激に立ち上がる。
第５Ａ図乃至第５Ｃ図は、制御信号が負荷電流信号ＩＬ
の形状に与える影響について更に説明する為の波形図で
ある。ここで、利得制御回路（１４）の制御信号の電圧
は、第２図の電圧ＶｃからＶｄまでの範囲で変化する。
の形状に与える影響について更に説明する為の波形図で
ある。ここで、利得制御回路（１４）の制御信号の電圧
は、第２図の電圧ＶｃからＶｄまでの範囲で変化する。
何れの場合でも、出力電流信号０ＵＴ１は、時点（ＴＯ
＋ＦＤ）で人力信号に対する応答を開始し、出力電流信
号０−Ｕ Ｔ ２１；！、時点（ＴＯ＋２本ＦＤ） で
入力信号に対する応答を開始する。第５Ａ図は、電流Ｉ
ｔの７５％が増幅器Ａ１に流れ、残りの２５％が増幅器
Ａ２に流れるように利得制御回路（１４）に制御信号が
与えられた場合を示している。この結果、出力電流０Ｕ
Ｔｌの出力範囲は最大範囲ＩＭＡＸ−ＩＭＩＮの７５％
で、０ＵＴ２の出力範囲は最大範囲の２５％になってい
る。負荷電流ＩＬは、０ＵＴＩと０ＵＴ２の和であり、
ＩＭＩＮからＩＭＡＸまでの範囲で変化する。増幅器Ａ
１の出力が主として信号ＩＬを生成しているので、信号
ＩＬの変化は、最初の部分で比較的急激に立ち上がり、
最後の部分では比較的なだらかに変化している。
＋ＦＤ）で人力信号に対する応答を開始し、出力電流信
号０−Ｕ Ｔ ２１；！、時点（ＴＯ＋２本ＦＤ） で
入力信号に対する応答を開始する。第５Ａ図は、電流Ｉ
ｔの７５％が増幅器Ａ１に流れ、残りの２５％が増幅器
Ａ２に流れるように利得制御回路（１４）に制御信号が
与えられた場合を示している。この結果、出力電流０Ｕ
Ｔｌの出力範囲は最大範囲ＩＭＡＸ−ＩＭＩＮの７５％
で、０ＵＴ２の出力範囲は最大範囲の２５％になってい
る。負荷電流ＩＬは、０ＵＴＩと０ＵＴ２の和であり、
ＩＭＩＮからＩＭＡＸまでの範囲で変化する。増幅器Ａ
１の出力が主として信号ＩＬを生成しているので、信号
ＩＬの変化は、最初の部分で比較的急激に立ち上がり、
最後の部分では比較的なだらかに変化している。
第５Ｂ図では、制御信号の利得制御により、電流ｒｔの
５０％が増幅器ＡＩに流れ、残りの５０％が増幅器Ａ２
に流れた場合を示している。よって、出力電流０ＵＴＩ
及び０ＵＴ２は共に最大出力範囲ＩＭＡＸ ＩＭＩＮ
の５０％の範囲で変化している。この場合、増幅器Ａ１
及びＡ２は、負荷電流ＩＬに同等に寄与するので、負荷
電流ＩＬの応答は比較的−様である。第５Ｃ図では、電
流Ｉｔの２５％が増幅器Ａｌに流れ、残りの７５％が増
幅器Ａ２に流れた場合を示している。この場合、出力電
流０ＵＴ１及び０ＵＴ２の各出力範囲は、最大出力範囲
ＩＭＡＸ−ＩＭＩＮ（７）夫々２５％及び７５％になっ
ている。主として増幅器Ａ２の出力電流によって負荷電
流ＩＬが形成されるので、信号ｒＬの応答は、最初の部
分では比較的なだらかで、最後の部分でより急激に立ち
上がる。
５０％が増幅器ＡＩに流れ、残りの５０％が増幅器Ａ２
に流れた場合を示している。よって、出力電流０ＵＴＩ
及び０ＵＴ２は共に最大出力範囲ＩＭＡＸ ＩＭＩＮ
の５０％の範囲で変化している。この場合、増幅器Ａ１
及びＡ２は、負荷電流ＩＬに同等に寄与するので、負荷
電流ＩＬの応答は比較的−様である。第５Ｃ図では、電
流Ｉｔの２５％が増幅器Ａｌに流れ、残りの７５％が増
幅器Ａ２に流れた場合を示している。この場合、出力電
流０ＵＴ１及び０ＵＴ２の各出力範囲は、最大出力範囲
ＩＭＡＸ−ＩＭＩＮ（７）夫々２５％及び７５％になっ
ている。主として増幅器Ａ２の出力電流によって負荷電
流ＩＬが形成されるので、信号ｒＬの応答は、最初の部
分では比較的なだらかで、最後の部分でより急激に立ち
上がる。
負荷電流信号ＩＬの最小値Ｉ Ｍ Ｉ Ｎから最大値Ｉ
ＭＡＸまでの変化に比例して差動電圧信号ＶＬが第１電
圧ＶＭＩＮから第２電圧ＶＭＡＸまで変化する。第１図
のエミγり・フォロア型出力段は、電圧信号ＶＬを利得
１で増幅して可変遅延回路の出力電圧信号を発生する。
ＭＡＸまでの変化に比例して差動電圧信号ＶＬが第１電
圧ＶＭＩＮから第２電圧ＶＭＡＸまで変化する。第１図
のエミγり・フォロア型出力段は、電圧信号ＶＬを利得
１で増幅して可変遅延回路の出力電圧信号を発生する。
制御信号の電圧値が負荷電流信号ＩＬの応答時間及び波
形に影響するので、電圧信号ＶＬ及び出力信号の応答時
間及び波形も同様の影響を受ける。出力信号が第１論理
状態から第２論理状態に変化する遷移点としてＶＭＩＮ
及びＶＭＡＸの電圧値の間に電圧閾値ＶＴＨを設定して
も良い。この出力信号を受ける外部回路は、この出力信
号の電圧が例えば閾値ＶＴＨ以下なら論理「０」と解釈
し、ＩＩＩＶＴＨを超えたら論理「１」と解釈出来よう
。出力信号の応答開始時点及び出力信号が入力信号に対
して早く立ち上がるか遅く立ち上がるかは、制御信号に
よって決まるので、出力信号が閾値ＶＴＨを超える時点
、即ち、出力信号が論理「０」から論理「１」に変化す
る時点も制御信号の電圧値によって決まる。
形に影響するので、電圧信号ＶＬ及び出力信号の応答時
間及び波形も同様の影響を受ける。出力信号が第１論理
状態から第２論理状態に変化する遷移点としてＶＭＩＮ
及びＶＭＡＸの電圧値の間に電圧閾値ＶＴＨを設定して
も良い。この出力信号を受ける外部回路は、この出力信
号の電圧が例えば閾値ＶＴＨ以下なら論理「０」と解釈
し、ＩＩＩＶＴＨを超えたら論理「１」と解釈出来よう
。出力信号の応答開始時点及び出力信号が入力信号に対
して早く立ち上がるか遅く立ち上がるかは、制御信号に
よって決まるので、出力信号が閾値ＶＴＨを超える時点
、即ち、出力信号が論理「０」から論理「１」に変化す
る時点も制御信号の電圧値によって決まる。
一第４Ａ図乃至第４Ｅ図及び第５Ａ図乃至第５Ｃ図に於
いて、負荷電流信号ＩＬを表す波形は、負荷電圧ＶＬ及
び可変遅延回路の出力信号の波形も表している。即ち、
負荷電圧ＶＬ及び可変遅延回路の出力信号は、負荷電流
信号ＩＬに直接的に比例しているからである。従って、
第４Ａ図乃至第４Ｅ図及び第５Ａ図乃至第５Ｃ図に於い
て、入力信号の遷移に応じて負荷電流信号ＩＬがＩＭＩ
ＮからＩＭＡＸに上昇するにつれて遅延回路の出力信号
の電圧もＶＭＩＮからＶ Ｍ Ａ Ｘまで上昇するよう
にグラフに示されている。また、これらの波形は利得制
御回路（１４）の制御信号が種々の値に設定された場合
にも対応している。更に、この可変遅延回路の遅延時間
は、時点ＴＯに於ける入力信号の立ち上がり遷移から出
力信号の遷移が閾値ＶＴＨを超える時点までの時間とし
て表されている。
いて、負荷電流信号ＩＬを表す波形は、負荷電圧ＶＬ及
び可変遅延回路の出力信号の波形も表している。即ち、
負荷電圧ＶＬ及び可変遅延回路の出力信号は、負荷電流
信号ＩＬに直接的に比例しているからである。従って、
第４Ａ図乃至第４Ｅ図及び第５Ａ図乃至第５Ｃ図に於い
て、入力信号の遷移に応じて負荷電流信号ＩＬがＩＭＩ
ＮからＩＭＡＸに上昇するにつれて遅延回路の出力信号
の電圧もＶＭＩＮからＶ Ｍ Ａ Ｘまで上昇するよう
にグラフに示されている。また、これらの波形は利得制
御回路（１４）の制御信号が種々の値に設定された場合
にも対応している。更に、この可変遅延回路の遅延時間
は、時点ＴＯに於ける入力信号の立ち上がり遷移から出
力信号の遷移が閾値ＶＴＨを超える時点までの時間とし
て表されている。
ｖｇＪＡ図に於いて、制御信号の電圧がＶａの時、出力
信号は時点ＴＯから急激に立ち上がり、時点Ｔ１で閾値
ＶＴＨを超え、入力信号の状態遷移から出力信号の状態
遷移までに（ＴＩ−Ｔｏ）の遅延時間が与えられる。入
力信号は、直接増幅器Ａ１に入力され、遅延バッファの
介在がないので、この遅延時間（Ｔｌ−ＴＯ）がこの可
変遅延回路の最小遅延時間となる。第４Ｂ図に於いて、
出力信号は時点Ｔ１より遅れた時点Ｔ２で閾値ＶＴＨを
超え、遅延時間（Ｔ２−ＴＯ）が得られる。第４Ｃ図で
は、制御信号の電圧がＶｃであり、出力信号は時点Ｔ２
より遅れた時点Ｔ３で閾値ＶＴＨを超える。第５Ａ図乃
至第５Ｃ図では、制御信号の電圧がＶｃとＶｄとの間で
変化した時、出力信号は、順次連続的に遅れた時点Ｔ４
、Ｔ５及びＴ６の各時点で閾値ＶＴＨを超える。第４Ｄ
図では、制御信号の電圧はＶｄであり、出力信号は時点
Ｔ６より遅れた時点Ｔ７で閾値ＶＴＨを超える。
信号は時点ＴＯから急激に立ち上がり、時点Ｔ１で閾値
ＶＴＨを超え、入力信号の状態遷移から出力信号の状態
遷移までに（ＴＩ−Ｔｏ）の遅延時間が与えられる。入
力信号は、直接増幅器Ａ１に入力され、遅延バッファの
介在がないので、この遅延時間（Ｔｌ−ＴＯ）がこの可
変遅延回路の最小遅延時間となる。第４Ｂ図に於いて、
出力信号は時点Ｔ１より遅れた時点Ｔ２で閾値ＶＴＨを
超え、遅延時間（Ｔ２−ＴＯ）が得られる。第４Ｃ図で
は、制御信号の電圧がＶｃであり、出力信号は時点Ｔ２
より遅れた時点Ｔ３で閾値ＶＴＨを超える。第５Ａ図乃
至第５Ｃ図では、制御信号の電圧がＶｃとＶｄとの間で
変化した時、出力信号は、順次連続的に遅れた時点Ｔ４
、Ｔ５及びＴ６の各時点で閾値ＶＴＨを超える。第４Ｄ
図では、制御信号の電圧はＶｄであり、出力信号は時点
Ｔ６より遅れた時点Ｔ７で閾値ＶＴＨを超える。
最後に、第４Ｅ図に示すように、制御信号の電圧がＶｅ
の時、出力信号は時点Ｔ７より遅れた時点Ｔ８で閾値Ｖ
ＴＨを超える。制御信号の電圧を調整して電流源（２０
）の電流ｒｔを総て利得制御電流ＧＩｎとすれば、時点
ＴＯの入力信号の遷移から出力信号が閾値ＶＴＨを超え
る時点ＴＭＡ Ｘまでの最大遅延時間（ＴＭＡＸ−ＴＯ
）が得られる。この時、入力信号の遷移は、遅延バッフ
ァＦＤＢＩ乃至ＦＤＢｎの総てを通過した後、増幅器Ａ
ｎに達し、この増幅器Ａｎのみが負荷電流ＩＬの生成に
寄与する。制御信号の電圧を微調整することにより、最
小遅延時間（ＴＩ−ＴＯ）から最大遅延時間（ＴＭＡＸ
−ＴＯ）までの間の任意の遅延時間を設定することが出
来る。
の時、出力信号は時点Ｔ７より遅れた時点Ｔ８で閾値Ｖ
ＴＨを超える。制御信号の電圧を調整して電流源（２０
）の電流ｒｔを総て利得制御電流ＧＩｎとすれば、時点
ＴＯの入力信号の遷移から出力信号が閾値ＶＴＨを超え
る時点ＴＭＡ Ｘまでの最大遅延時間（ＴＭＡＸ−ＴＯ
）が得られる。この時、入力信号の遷移は、遅延バッフ
ァＦＤＢＩ乃至ＦＤＢｎの総てを通過した後、増幅器Ａ
ｎに達し、この増幅器Ａｎのみが負荷電流ＩＬの生成に
寄与する。制御信号の電圧を微調整することにより、最
小遅延時間（ＴＩ−ＴＯ）から最大遅延時間（ＴＭＡＸ
−ＴＯ）までの間の任意の遅延時間を設定することが出
来る。
第４Ａ図乃至第４Ｅ図及び第５Ａ図乃至第５ｃ図では、
入力信号の立ち上がり遷移の場合の様子を示している。
入力信号の立ち上がり遷移の場合の様子を示している。
入力信号が立ち下がり遷移をした場合には、出力信号は
ＶＭＡＸからＶＭＩＮまで変化する。この場合、任意の
制御信号の電圧に対し、入力信号の立ち下がり遷移から
出力信号が閾値ＶＴＨより降下するまでの遅延時間が、
入力信号の立ち上がり遷移から出力信号が閾値を超える
までの期間で定義された上述の遅延時間に相当する。例
えば、第５Ａ図のように、電流Ｉｔの約７５％が増幅器
Ａ１に流れ、Ｉｔの約２５％が増幅器Ａ２に流れるよう
に制御信号を調整した場合、入力信号の立ち下がり遷移
から出力信号が閾値ＶＴＨの上から下に降下するまでの
遅延時間として（Ｔ４−ＴＯ）が得られる。
ＶＭＡＸからＶＭＩＮまで変化する。この場合、任意の
制御信号の電圧に対し、入力信号の立ち下がり遷移から
出力信号が閾値ＶＴＨより降下するまでの遅延時間が、
入力信号の立ち上がり遷移から出力信号が閾値を超える
までの期間で定義された上述の遅延時間に相当する。例
えば、第５Ａ図のように、電流Ｉｔの約７５％が増幅器
Ａ１に流れ、Ｉｔの約２５％が増幅器Ａ２に流れるよう
に制御信号を調整した場合、入力信号の立ち下がり遷移
から出力信号が閾値ＶＴＨの上から下に降下するまでの
遅延時間として（Ｔ４−ＴＯ）が得られる。
第１図、第４Ａ図乃至第４Ｅ図及び第５Ａ図乃至第５Ｃ
図を参照すると、負荷電流信号ＩＬはＩＭＩＮからＩＭ
ＡＸまで連続的に増加するべきである。即ち、信号ＩＬ
が連続的に増加することにより、可変遅延時間を連続的
な範囲内で設定出来、且つ電圧閾値ＶＴＨ付近で出力信
号が成る時間留まるという曖昧な状態を避けることが出
来る。
図を参照すると、負荷電流信号ＩＬはＩＭＩＮからＩＭ
ＡＸまで連続的に増加するべきである。即ち、信号ＩＬ
が連続的に増加することにより、可変遅延時間を連続的
な範囲内で設定出来、且つ電圧閾値ＶＴＨ付近で出力信
号が成る時間留まるという曖昧な状態を避けることが出
来る。
この信号ＩＬのＩＭＩＮからＩＭＡＸまでの遷移を確実
に連続的に増加させる為には、入力信号の状態遷移に対
する増幅器Ａｋ＋１の応答が開始しないうちに増幅器Ａ
ｋの応答が完了するべきではない。例えば、増幅器Ａ２
が応答を開始する以前に増幅器Ａ１の応答が終了すべき
ではない。もし、増幅器Ａｋ＋ｌの応答が開始する以前
に増幅器への応答が完了した場合には、信号ＩＬはＩＭ
ＩＮとＩＭＡＸの間の成る中間レベルまでは増幅器Ａｋ
の出力０ＵＴｋに従い、その後増幅器Ａｋ＋１が応答を
開始するまでの間、信号ＩＬはその中間レベルに留まる
ことになる。この場合、信号ＩＬは増幅器Ａｋの応答と
増幅器Ａｋ＋ｌの応答に夫々従っている２つの期間では
急激に上昇するが、その２つの応答期間の中間に於ける
信号ＩＬの変化は非常にゆっくりしたものになる。更に
、この中間期間中に出力信号のレベルが閾値ＶＴＨ付近
になった場合には、回路内のノイズにより出力信号がこ
の期間中のどの時点で閾値を超えるか確定しないので、
回路の遅延時間を予期することが出来なくなる。従って
、遅延バッファＦＤＢＩ乃至ＦＤＢｎの各固定遅延時間
ＦＤより増幅器ＡＯ乃至Ａｎの信号伝播時間を大きくし
なければならない。これにより、各増幅器は前段の増幅
器の応答が完了する前に応答を開始することが出来る。
に連続的に増加させる為には、入力信号の状態遷移に対
する増幅器Ａｋ＋１の応答が開始しないうちに増幅器Ａ
ｋの応答が完了するべきではない。例えば、増幅器Ａ２
が応答を開始する以前に増幅器Ａ１の応答が終了すべき
ではない。もし、増幅器Ａｋ＋ｌの応答が開始する以前
に増幅器への応答が完了した場合には、信号ＩＬはＩＭ
ＩＮとＩＭＡＸの間の成る中間レベルまでは増幅器Ａｋ
の出力０ＵＴｋに従い、その後増幅器Ａｋ＋１が応答を
開始するまでの間、信号ＩＬはその中間レベルに留まる
ことになる。この場合、信号ＩＬは増幅器Ａｋの応答と
増幅器Ａｋ＋ｌの応答に夫々従っている２つの期間では
急激に上昇するが、その２つの応答期間の中間に於ける
信号ＩＬの変化は非常にゆっくりしたものになる。更に
、この中間期間中に出力信号のレベルが閾値ＶＴＨ付近
になった場合には、回路内のノイズにより出力信号がこ
の期間中のどの時点で閾値を超えるか確定しないので、
回路の遅延時間を予期することが出来なくなる。従って
、遅延バッファＦＤＢＩ乃至ＦＤＢｎの各固定遅延時間
ＦＤより増幅器ＡＯ乃至Ａｎの信号伝播時間を大きくし
なければならない。これにより、各増幅器は前段の増幅
器の応答が完了する前に応答を開始することが出来る。
ここで、素子の「信号伝播時間」として、入力電圧レベ
ルの任意の変化に対して、その素子の出力レベルが１０
％から９０％まで上昇するまでの立ち上がり時間を採用
しても良い。
ルの任意の変化に対して、その素子の出力レベルが１０
％から９０％まで上昇するまでの立ち上がり時間を採用
しても良い。
入力信号及び出力信号の状態変化は、第１論理レベルか
ら第２論理レベルへの遷移として示してきたが、信号の
遷移を表す高論理レベル及び低論理レベルは便宜的なも
のに過ぎず、本発明の回路の適正動作に於いて本質的な
事項でないことに留意されたい。例えば、第１論理レベ
ルから第２論理レベルへの遷移として、正から負への遷
移か又は負から正への遷移の何れでも採用することが出
来る。この可変遅延回路の出力信号を受ける外部の回路
では、論理「１」及び論理「Ｏ」の間の遷移を検出する
為に、正電圧レベル及び負電圧レベルの間に閾値を設定
しても良い。閾値レベルに於ける出力信号の微分係数が
正であることは必要条件ではない。
ら第２論理レベルへの遷移として示してきたが、信号の
遷移を表す高論理レベル及び低論理レベルは便宜的なも
のに過ぎず、本発明の回路の適正動作に於いて本質的な
事項でないことに留意されたい。例えば、第１論理レベ
ルから第２論理レベルへの遷移として、正から負への遷
移か又は負から正への遷移の何れでも採用することが出
来る。この可変遅延回路の出力信号を受ける外部の回路
では、論理「１」及び論理「Ｏ」の間の遷移を検出する
為に、正電圧レベル及び負電圧レベルの間に閾値を設定
しても良い。閾値レベルに於ける出力信号の微分係数が
正であることは必要条件ではない。
上述のように、制御信号を調整することにより、−時点
ＴＯでの入力信号の状態変化に応じて出力信号が状態を
変化する（即ち、閾値ＶＴＨと交差する）時点をＴ１か
らＴＭＡＸまでの任意の時点に調整し得ることが理解出
来よう。従って、入力信号の状態変化から出力信号の状
態変化までの遅延時間を高分解能で調整出来る。この調
整分解能は、制御信号の調整分解能のみによって制限さ
れる。
ＴＯでの入力信号の状態変化に応じて出力信号が状態を
変化する（即ち、閾値ＶＴＨと交差する）時点をＴ１か
らＴＭＡＸまでの任意の時点に調整し得ることが理解出
来よう。従って、入力信号の状態変化から出力信号の状
態変化までの遅延時間を高分解能で調整出来る。この調
整分解能は、制御信号の調整分解能のみによって制限さ
れる。
本発明の可変遅延回路は、受動回路素子を殆ど必要とし
ないので、余分な回路領域を要せずＩＣの中に効率良く
実装することが出来る。
ないので、余分な回路領域を要せずＩＣの中に効率良く
実装することが出来る。
以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱する事なく必要に応じて種々の変形
及び変更を実施し得る事は当業者には明らかである。
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱する事なく必要に応じて種々の変形
及び変更を実施し得る事は当業者には明らかである。
［発明の効果コ
本発明によれば、入力信号に応じて複数の遅延信号を発
生し、上記入力信号及び複数の遅延信号に夫々応じて複
数の増幅遅延信号を発生し、上記複数の増幅遅延信号に
応じて出力信号を発生するように構成したので、上記増
幅の際の利得を制御することにより極めて高分解能且つ
広範囲に遅延時間を調整し得る。また、受動素子を殆ど
必要としない為、ＩＣ化が極めて容易である。
生し、上記入力信号及び複数の遅延信号に夫々応じて複
数の増幅遅延信号を発生し、上記複数の増幅遅延信号に
応じて出力信号を発生するように構成したので、上記増
幅の際の利得を制御することにより極めて高分解能且つ
広範囲に遅延時間を調整し得る。また、受動素子を殆ど
必要としない為、ＩＣ化が極めて容易である。
第１図は、本発明による可変遅延回路の全体の構成を示
すブロック図、第２図は、種々の利得制御用電流信号を
制御信号の電圧の関数として示したグラフ、第３図は、
第１図の可変利得制御回路の１実施例を示す回路図、第
４Ａ図乃至第４Ｅ図及び第５Ａ図乃至第５Ｃ図は、種々
の制御信号の電圧値対する第１図の可変遅延回路の動作
を示した波形図である。 ＦＤＢｌ乃至ＦＤＢｎは遅延手段（遅延バッファ）、Ａ
Ｏ乃至Ａｎは複数の増幅手段（第１増幅器及び複数の追
加増幅器）、（１２）は出力手段、（１４）は利得制御
手段である。 代 理 人 伊 藤 真岡
松 隈 秀 盛ＦＩＧ、４Ａ ＦＩＧ、４Ｂ ＦＩＧ、５Ａ
すブロック図、第２図は、種々の利得制御用電流信号を
制御信号の電圧の関数として示したグラフ、第３図は、
第１図の可変利得制御回路の１実施例を示す回路図、第
４Ａ図乃至第４Ｅ図及び第５Ａ図乃至第５Ｃ図は、種々
の制御信号の電圧値対する第１図の可変遅延回路の動作
を示した波形図である。 ＦＤＢｌ乃至ＦＤＢｎは遅延手段（遅延バッファ）、Ａ
Ｏ乃至Ａｎは複数の増幅手段（第１増幅器及び複数の追
加増幅器）、（１２）は出力手段、（１４）は利得制御
手段である。 代 理 人 伊 藤 真岡
松 隈 秀 盛ＦＩＧ、４Ａ ＦＩＧ、４Ｂ ＦＩＧ、５Ａ
Claims (1)
- 【特許請求の範囲】 １、入力信号の状態変化に応じて、異なる時点で状態を
変化する複数の遅延信号を発生する遅延手段と、 上記入力信号及び上記複数の遅延信号を受け、上記入力
信号及び上記複数の遅延信号に夫々対応する複数の増幅
遅延信号を発生する複数の増幅手段と、 上記複数の増幅遅延信号に応じて出力信号を発生する出
力手段とを具えることを特徴とする可変遅延回路。 ２、入力信号の状態変化に応じて、異なる時点で状態を
変化する複数の遅延信号を発生する遅延手段と、 上記入力信号及び上記複数の遅延信号を受け、上記入力
信号及び上記複数の遅延信号に夫々対応する複数の増幅
遅延信号を発生する複数の可変利得型増幅手段と、 該複数の可変利得型増幅手段の利得を制御する利得制御
手段と、 上記複数の増幅遅延信号に応じて出力信号を発生する出
力手段とを具えることを特徴とする可変遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/125,023 US4797586A (en) | 1987-11-25 | 1987-11-25 | Controllable delay circuit |
| US125,023 | 1987-11-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170113A true JPH01170113A (ja) | 1989-07-05 |
| JPH0638574B2 JPH0638574B2 (ja) | 1994-05-18 |
Family
ID=22417874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297998A Expired - Fee Related JPH0638574B2 (ja) | 1987-11-25 | 1988-11-25 | 可変遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4797586A (ja) |
| EP (1) | EP0317758B1 (ja) |
| JP (1) | JPH0638574B2 (ja) |
| DE (1) | DE3878654T2 (ja) |
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