JPH0454020A - ディジタル・アナログコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 従来の技術（第１２図〜第１５図） 発明が解決しようとする課題（第１６図、第１７図） 課題を解決するための手段 作用 実施例 （ａ）本発明の一実施例（第３図、第４図）（ｂ）本発
明の他の実施例（第５図、第６図）（ｃ）本発明の他の
実施例（第７図〜第９図）（ｄ）本発明のその他の実施
例（第１０図、第１１図） 発明の効果 〔概要〕 ディジタル信号をアナログ信号に変換するディジタル俸
アナログコンバータに関し、特に出力するアナログ信号
を入力されたディジタル信号に高速高精度に応答するデ
ィジタル・アナログコンバータに関し、 出力信号中に含まれるグリッジを極力低減して高速且つ
高精度に応答するＤ／Ａコンバータを提供することを目
的とし、 第１の電源及び第２の電源の間に接続される第１のトラ
ンジスタと、出力端及び前記第２の電源の間に接続され
る第２のトランジスタとを備え、前記第１及び第２のト
ランジスタの制御端子に入力される少なくとも一方がデ
ィジタル値の第１、第２の入力信号に基づいて前記出力
端からアナログ値の出力信号を出力するディジタル・ア
ナログコンバータにおいて、前記第１、第２の入力信号
にいずれか一方を所定時間遅延させる遅延手段を備える
ものである。

［産業上の利用分野］ 本発明はディジタル信号をアナログ信号に変換するディ
ジタル・アナログコンバータに関し、特に出力するアナ
ログ信号が入力されるディジタル信号に高速且つ高精度
に応答するディジタル・アナログコンバータに関する。

近年、画像処理装置、電子ビーム露光装置等の各種装置
は、信号処理の高速化又は高精度化が要求されている。

このような各種装置において、制御信号として入力され
るディジタル信号をアナログ信号に変換するものとして
ディジタル・アナログコンバータ（以下、Ｄ／Ａコンバ
ータ）が用いられる。従って、このＤ／Ａコンバータを
構成するカレントスイッチの変換動作を高速且つ高精度
に行なう必要がある。

〔従来の技術〕

従来、この種のＤ／Ａコンバータとして第１２図〜第１
５図に示すものがあった。この第１２図及び第１４図は
従来の各Ｄ／Ａコンバータ構成図、第１３図及び第１５
図は第１２図、第１４図記載回路に各々対応する動作タ
イミングチャートを示す。

上記第１２図記載の従来Ｄ／Ａコンバータは、ドレイン
側を接地側ＧＮＤに、又は出力端目。ｌｌｌに接続し、
各ソース側を共通接続した一対のＭＯＳ　　ＦＥＴ　　
Ｔ　　　Ｔ　　からなるカレントス＋Ｉゝ　「２ イッチ１０と、前記一対のＭＯＳ　　ＦＥＴ　　Ｔ、、
。

Ｔｒ２の共通接続点にドレイン側を接続されるバッファ
トランジスタとしてのＭＯＳ　　ＦＥＴ　　Ｔ。

と、前記ＭＯ３ＦＥＴ　　Ｔ、のソース側と電源端子Ｖ
５．との間に接続され、定電圧回路６からの一定電圧ｖ
６に基づいて電源端子ｖ３ｓからの電流を一定電流に制
御する定電流源回路２０とを備える構成である。

次に上記構成に基づ〈従来のＤ／Ａコンバータの動作を
第１３図に基づいて説明する。

まず、定電圧回路６からの一定電圧ｖ６に基づいて定電
流源回路２０が一定電流を引き込み、また入力端子Ｄｉ
ｎ３の入力に基づいてＭＯＳＦＥＴ　　Ｔ、をターンオ
ン状態とする。

このＭＯＳ　　ＦＥＴ　　Ｔ、はカレントスイッチ１０
の切替時の電流出力振動を抑制する。

この状態において、カレントスイッチ１０におけるＭＯ
Ｓ　　ＦＥＴ　　Ｔ、、のゲート側に入力端子Ｄ　　を
介して入力信号ｖｉｘｌを入力すると共に、ＭＯＳ　　
ＦＥＴ　　Ｔ、のゲート側に入力端子Ｄｉｎ２を介して
一定電圧値の入力信号■１ｌ１２を入力する。この入力
信号ｖ１、ｖｉｌ１２に基づいて目１ 各ＭＯ３ＦＥＴ　　Ｔ、、、Ｔｒ２が駆動してこのＭＯ
Ｓ　　ＦＥＴ　　ＴＩ２のエミッタに流れる電流を出力
端子Ｉ　　が所定電流値の出方信号！　　をｏａｔ　　
　　　　　　　　　　　　　　　　　　　　　　　ｏｕ
ｔ出力する。この出力信号■　　は定電流源回路ｗｔ ２０で制御される電流値（Ｉｏ〜！１）を振幅とするア
ナログ信号となる。

上記第１４図記載の他の従来Ｄ／Ａコンバータは、前記
第１２図記載の従来Ｄ／Ａコンバータと同様にカレント
スイッチ１０、ＭＯＳ　　ＦＥＴＴ＋３、定電流源回路
２０及び定電圧回路６を備えて構成し、この構成に加え
、前記カレントスイッチ１０におけるＭＯＳ　　ＦＥＴ
　　Ｔ、１、Ｔ１２の各ゲート端子に差動信号Ｑ（又は
Ｑ）をディジタル信号ＤＩｌ！及びストローブ信号Ｄ１
．２に基づいて出力する差動信号発生回路１を有する構
成である。

次に上記構成に基づく他のＤ／Ａコンバータの動作を第
１５図に基づいて説明する。まず、所定のディジタル値
を各々有するディジタル信号Ｄｉｎｌ及びストローブ信
号ＤＩ１１２が差動信号発生回路１に入力され、差動信
号ＱＳＱを発生する。

この各差動信号Ｑ、Ｑがカレントスイッチ１０に入力さ
れ、このカレントスイッチのＭＯＳＦ　Ｅ　Ｔ　　Ｔ　
、　ｔ、Ｔ　、　２が各々駆動して出力端子Ｄ　　から
出力信号■　　を出力する。

〔発明が解決しようとする課題〕

従来の各Ｄ／Ａコンバータは以上のように構成されてい
たことから、ＭＯＳ　　ＦＥＴ　　Ｔ、、（又はＴ、２
）のゲート入力であるディジタル値の入力信号ＤＩＩｌ
ｌ（又はＤｉａ２）が第１３図、第１５図の入力信号波
形（鎖線部分）に示すように立上り、立下りに変動を生
じた場合に、第１３図、第１５図の鎖線で示す出力信号
■　　も立上り、立下りｏ１ 時期に変動を生じることとなる。

このように変動を有する出力信号Ｉ　　を出力ａｔ するカレントスイッチを複数並設した場合に、第１６図
、第１７図に示すように出力信号Ｉ　　にｗｌ 大きなグリッチが生じることとなり、高速且つ高精度デ
ィジタル・アナログ変換することができないという課題
を有していた。

本発明は上記課題を解決するためになされたもので、出
力信号中に含まれるグリッジを極力低減して高速且つ高
精度に応答するＤ／Ａコンバータを提供することを目的
とする。

〔課題を解決するための手段〕

第１図は第１の本発明の原理説明図を示す。

同図において第１の本発明に係るＤ／Ａコンバータは、
第１の電源及び第２の電源の間に接続される第１のトラ
ンジスタ（Ｔ、１）と、出力端（Ｉｏｕｔ）及び前記第
２の電源の間に接続されるｏａｔ 第２のトランジスタ（Ｔｒ２）とを備え、前記第１及び
第２のトランジスタ（ＴＴ）の制御端ｔｌ’　　＋２ 子に入力される少なくとも一方がディジタル値の第１、
第２の入力信号（Ｄ、　、Ｄｉ１２）に基づいて前記出
力端（Ｉｏｕｔ）からアナログ値の出力Ｏｕｔ 信号を出力するディジタル・アナログコンバータにおい
て、前記第１、第２の入力信号（Ｄｉａｌ、ＤＩ１１２
）にいずれか一方を所定時間遅延させる遅延手段（３）
を備えるものである。

また、第２図は第２の本発明の原理説明図を示す。

同図において第２の本発明に係るＤ／Ａコンバータは、
第１の電源及び第２の電源の間に接続される第１のトラ
ンジスタ（Ｔｒ１）と、出力端（Ｉｏｕｔ）及び前記第
２の電源の間に接続されるｗｌ 第２のトランジスタ（ＴＢ）とを備え、前記第１及び第
２のトランジスタ（ＴＴ）の制御端ｒ１ゝ　ｒ２ 子に入力される少なくとも一方がディジタル値の第１、
第２の入力信号（Ｄ、　１、Ｄｌｆｉ２）に基目１ づいて前記出力端（Ｉｏｕｔ）からアナログ値の出ｎ 力信号を出力するディジタル・アナログコンバータにお
いて、前記第１の入力信号（Ｄｉａｌ）を所定時間遅延
させる遅延手段（３）と、前記第２の入力信号（Ｄ、　
）の信号レベルを前記遅延手段目２ （３）により遅延時間中の第１の入力信号（Ｄｌｌ、）
の信号レベルに接近させる調整を行う信号調整手段（５
）を備えるものである。

〔作用〕

第１の本発明においては、カレントスイッチを形成する
一方のトランジスタＴｒｌの制御端子に人力される第１
の入力信号Ｄ　　を遅延手段３で肌目ｌ 定時間遅延させることにより、前記第１の入力信号Ｄ　
　が信号レベルの切替えを開始した直後に＋ｏｌ 第２の入力信号Ｄ１１１２を横切り、前記カレントスイ
ッチが動作しやすい信号レベルで信号レベルの切替えを
行なうこととなり、出力信号に含まれるグリッチを極力
減少させて高速且つ高精度な出力信号の応答特性を確保
する。

第２の本発明においては、カレントスイッチを形成する
一方のトランジスタＴ、１の制御端子に入力される第１
の入力信号Ｄｉａｌを遅延手段３により所定遅延時間遅
延させると共に、第２の入力信号”ｎ２の信号レベルを
信号調整手段５により前記所定遅延時間における第１の
入力信号Ｄ１，１の信号レベルに接近遷移する調整を行
なう。前記所定遅延時間経過後に、第１の入力信号Ｄｉ
ａｌが信号レベルの切替開始直後に接近遷移した第２の
入力信号り、、２を横切り、より動作しやすい信号レベ
ルで信号レベルの切替えを行なうこととなり、出力信号
に含まれるグリッチを極力減少させて高速且つ高精度な
出力信号の応答特性を向上させる。

〔実施例〕

（ａ）第１の本発明の一実施例 以下、第１の本発明の一実施例を１ビツトＤ／Ａコンバ
ータとして構成した場合について第３図及び第４図を参
照して説明する。この第３図は本実施例回路構成図、第
４図は本実施例動作タイミングチャー々トを示す。

上記各図において本実施例に係るＤ／Ａコンバータは、
前記従来技術と同様に差動信号発生回路１、カレントス
イッチ１０、ＭＯＳ　　ＦＥＴＴ　　定電圧回路６及び
定電流源回路２０とを備【３ゝ える構成とし、この構成に加え、前記差動信号発生回路
１から出力される差動信号Ｑを遅延時間τだけ遅延させ
、この遅延差動信号■Ｑ１をＭＯＳＦＥＴ　　Ｔ、、の
ゲート側に出力する遅延回路３を備える構成である。

次に、上記構成に基づく本実施例り／Ａコンバータの動
作について説明する。コンバータ動作の前提として、Ｍ
ＯＳ　　ＦＥＴ　　Ｔ、のゲートに適当な一定電圧を印
加し、カレントスイッチ１０の切替え時における電流値
の振動を抑制する。また定電圧回路６は高精度な一定電
圧Ｖεを発生させて定電流源回路２０に出力する。この
定電流源回路２０はＯＰアンプ７、ＭＯＳ　　ＦＥＴ　
　Ｔ、４及び抵抗Ｒで構成され前記一定電圧ｖ６に基づ
いて一定電流を供給する定電流源として作用する。

この定電流値Ｉは（ｖ　　−ｖ　　）／Ｒ１となる。

この状態において、差動信号発生回路１はディジタルデ
ータ及びストローブ信号に基づいて”Ｈ”（■　）レベ
ル、′Ｌ″　（ｖ２）レベルの差動信号Ｑ、Ｑを発生す
る。前記差動信号Ｑが遅延回路３に入力され、当該遅延
回路３は差動信号Ｑを遅延時間τだけ遅延させて遅延差
動信号■Ｑ１をＭＯＳ　　ＦＥＴ　　Ｔ、、のゲートに
入力する。また、前記差動信号ＱはそのままＭＯＳ　　
ＦＥＴ　　Ｔ、。

のゲートに入力される。

前記遅延差動信号ｖＱｌと差動信号Ｑが各々入力された
場合に、第４図中の時刻ｔ　からｔ６まで順次説明する
。この時刻ｔ１では差動信号Ｑが“Ｈルベルであり、遅
延差動信号ｖＱ１が“Ｌ”レベルであることから、カレ
ントスイッチ１０のＭＯＳ　　ＦＥＴ　　Ｔ、、がター
ンオフ状態、ＭＯＳＦＥＴ　　Ｔ、がターンオン状態で
ある。この状態のとき、ＭＯＳ　　ＦＥＴ　　Ｔｒ２の
ドレインに出力端■　　から出力電流１　　　＝（Ｖ　
　−Ｖ７）１０ｕｔ　　　　　　　　　　　　　　　ｏ
ｗｌ　　　　　　　　６Ｒ１が引き込まれる。

同図中の時刻ｔ２では差動信号Ｑが“Ｈ”レベルから“
Ｌルーベルへ遷移を開始すると共に、遅延差動信号ｖＱ
１が遅延を開始して“Ｌ”レベルを維持する。

また、同図中の時刻ｔ３では遅延差動信号ｖＱｌが“Ｌ
“レベルから“Ｈ”レベルへ遷移を開始し、時刻ｔ　に
は遅延差動信号ｖＱ１と差動信号Ｑとが交叉して各ＭＯ
８ＦＥＴ　　Ｔ、、、Ｔｔ２のゲート電圧が等しくなる
。

同図中の時刻ｔ５では差動信号Ｑが“Ｌ”レベルに遷移
を完了し、さらに時刻ｔ６には遅延差動信号■Ｑ１も“
Ｈ”　レベルに遷移を完了し、カレントスイッチ１０の
ＭＯＳ　　ＦＥＴ　　Ｔ、、がターンオン状態となると
共に、ＭＯＳ　ＦＥＴ　Ｔｒ２がターンオフ状態となり
、出力端Ｉ　　からの出力ａｔ 信号ｌ　　の電流値は零となる。

ｏ＋ｒｌ このように、遅延差動信号ｖＱ１の遷移開始時に差動信
号Ｑの信号レベルを接近させるようにしたので、第４図
中の鎖線の様に変化しても出力信号■　　の変動を減少
してグリッチの発生を抑制でｕｔ きることとなる。

（ｂ）第２の本発明の実施例 第５図は第２の本発明の一実施例を示す。

同図において本実施例に係るＤ／Ａコンバータは、前記
第１の本発明の一実施例（第３図記載）と同様に差動信
号発生回路１、遅延回路３、カレントスイッチ１０、Ｍ
ＯＳ　　ＦＥＴ　　Ｔ　　　定電ｒ３ゝ 圧回路６及び定電流源回路２０を備える構成とし、この
構成に加え、前記差動信号発生回路１から出力される差
動信号Ｑの最大値ｖ３を遅延差動信号ｖＱｌの最大値■
１より小さく且つ極めて近い値に調整すると共に、前記
差動信号Ｑの最小値■４を遅延差動信号■Ｑｌの最小値
■２より太き（且つ極めて近い値に調節し、調節差動信
号ｖＱ２を前記カレントスイッチ１０のＭＯＳ　　ＦＥ
Ｔ　　Ｔ、のゲートに入力するレベル・ゲイン調整回路
５を備えるものである。

次に、上記構成に基づく本実施例の動作について説明す
る。まず、前記第１の本発明と同様にＭＯＳ　　ＦＥＴ
　　Ｔ、及び定電流源回路２０を動作させてコンバータ
動作の前提状態とする。

上記状態において、差動信号発生回路１から出力される
差動信号Ｑを遅延回路３により遅延差動信号■Ｑｌとし
てＭＯＳ　　ＦＥＴ　　Ｔ、、のゲートに出力する。ま
た、差動信号Ｑはレベル・ゲイン調整回路５に入力され
てレベル（及びゲイン）の調整がなされる。

さらに、前記遅延差動信号ｖＱ１と調整差動信号ＶＱ２
が各々入力された場合に、第６図を参照して時刻ｔ　か
ら時刻ｔ６まで順次説明する。この時刻む１では、前サ
イクルで調整された調整差動信号■　が“Ｈ”レベルで
あり、遅延差動信号ｖＱＩがＬ”レベルであることから
、カレントスイッチ１０のＭＯＳ　　ＦＥＴ　　Ｔ、、
がカットオフ状態、ＭＯＳ　　ＦＥＴ　　Ｔ、がターン
オン状態である。

この状態のときＭＯＳ　　ＦＥＴ　　Ｔｔ２を介して出
力端Ｉ　　から出力信号ｉ　　　−ｔ　＝　（Ｖ６０Ｉ
Ｉ電　　　　　　　　　　　　　　　　　ｏｗｌ■）　
／　Ｒ＋の電流値が引き込まれて信号として出力される
。

同図中時刻ｔ　では調整差動信号ＶＱ２が“Ｈ”（Ｖ　
　）レベルから“ｔ、”（ｖ４）レベルへ遷移を開始す
ると共に遅延差動信号ｖＱｌが遅延を開始して“Ｌ”　
（ｖ２）レベル状態を維持する。

さらに、時刻ｔ２２ではレベル・ゲイン調整回路５によ
る調整差動信号Ｖ　の“Ｌ”　（ｖ４）レベルに接近さ
せてＭＯＳ　　ＦＥＴ　　Ｔ　　　Ｔ　　の各ｒ１ゝ　
「２ オン・オフの切替え易い状態が準備されることとなる。

また、時刻ｔ　では遅延差動信号■Ｑｌの遅延時間τが
経過°して“Ｌ“　（ｖ２）レベルから“Ｈ”（Ｖ、）
レベルへ遷移を開始し、この遷移開始直後にＬ”　（Ｖ
　　）レベルの調整差動信号■Ｑ２と交叉してＭＯＳ　
　ＦＥＴ　　Ｔ　　　Ｔ　　のオン・オｊ１ゝ　「２ フ状態が切替わることとなる。

さらに、時刻ｔ６では前記ＭＯ８ＦＥＴＴ、１がカット
オフ状態からターンオン状態となると共に、前記ＭＯ８
ＦＥＴ　　Ｔ、がターンオン状態からカットオフ状態と
なり、出力端Ｉ　　かａｔ らの出力信号Ｉ　　の電流値は零となる。すなわ＋Ｉｌ
ｌ ち、この時点で出力信号！　　がデータとして切ｕｔ 替ることとなる。

なお、上記出力信号■　　は時刻ｔ８においてＯＩｌ家 整定するとととなる。

このように、遅延回路３で差動信号Ｑを遅延させると共
に、レベル・ゲイン調整回路５で差動信号Ｑを調整する
ことにより、遅延差動信号ＶＱＩと調整差動信号ｖＱ２
とに基づいてＭＯＳ　　ＦＥＴＴＴ　　のオン・オフを
動作開始時間を早く切＋Ｉゝ　「２ 替えることができることとなり、第６図の鎖線のように
変化しての出力信号Ｉ　　の変動を極めてｕｔ 減少してグリッチの発生を抑制できることとなる。

また、調整回路５で差動信号Ｑを調整して応答速度を調
整できることとなる。

前記第６図において、時刻ｔ２からｔ４の間に調整差動
信号ｖＱ２の信号レベルを変えてカレントスイッチ１０
が切替わりやすい状態にしている。

即ちこの間では１６ビツトＤ／Ａコンバータであっても
低い精度（例えば１２ビツト）しか補償出来ない。しか
し、１サイクルの期間（時刻ｔ２からｔ　の期間）に比
例して時刻ｔ２からｔ４の期間が短かければこの影響は
無視できる。この時刻ｔ　からｔ４は数ｎ５ｅｃで発生
することができる。

一方、実際のＤ／Ａコンバータではカレントスイッチ１
０に１〜２　ｏｓｅｃのグリッチがあっても、Ｄ／Ａコ
ンバータ出力では１０〜１５　ｎ５ｅｃ＜らのグリッチ
となる。Ｄ／Ａコンバータの後に遅い振幅器が接続され
ると、更にグリッチの影響が尾をひくこととなる。

従って、グリッチを除去する方の効果が大きく、全体と
してはより高速な高精度Ｄ／Ａコンバータが可能となる
。

（Ｃ）第２の本発明の他の実施例 第７図は第２の本発明が複数ビットＤ／Ａコンバータで
ある場合の他の実施例であり、前記複数ビットの内上位
３ビットの部分を示している。

同図において他の実施例に係るＤ／Ａコンバータは、上
位１ビツト目のコンバータ１００と、上位２ビツト目の
コンバータ２００と、上記３ビツト目のコンバータ２０
０と、・・・を並列接続し、差動信号発生回路１からの
差動信号Ｑ、Ｑ、・・・に基づいて遅延回路３１．３２
．３３・・・及びレベル・ゲイン調整回路５１．５２．
５３、・・・を介してカレントスイッチ１１．１２．１
３、・・・を駆動抑制し、前記カレントスイッチ１１．
１２．１３、・・・の駆動に基づいて共通接続された出
力端Ｉ　　かｕｔ ら出力信号■　　を出力する構成である。

ｕｔ 上記最上位ビットのカレントスイッチ１１は遅延回路３
１及びレベル・ゲイン調整回路５１を各々調整して、高
速且つ高精度に切替るように調整される。また、第２ビ
ツト目のカレントスイッチ１２は、前記カレントスイッ
チ１１に対して切替時間差が最小になるように遅延回路
３２及びレベル・ゲイン調整回路５２を各々調整し、タ
イミングとレベルとを調整される。さらに、第３ビツト
目のカレントスイッチ１３は、前記カレントスイッチ１
１．１２に対して各々切替時間差が最小となるように遅
延回路３３及びレベル・ゲイン調整回路５３を各々調整
される。

なお、通常１６ビツトＤ／Ａコンバータの場合、上位４
〜５ビツトのカレントスイッチのオン・オフ特性がグリ
ッチ特性に大きく影響する。この他の実施例は、上位４
〜５ビツトまで適用すれば良いこととなる。従って、こ
れより下位のビットはこの他の実施例でも、前記従来と
して示した構成でも良いこととなる。

この他の実施例の電擁出力特性を第８図に示す。

同図において、グリッチ発生原理よりグリッチが小さく
なることがわかる。従って、第９図のように階段波出力
特性も早く整定することとなる。

（ｄ）第１、第２の本発明のその他の実施例第１０図は
第１又は第２の本発明のその他の実施例である。

同図においてその他の実施例は、前記実施例の構成に加
え、レベル変換回路２から出力される変換ディジタル信
号Ｑ２に基づいて当該変換ディジタル信号Ｑ２の信号レ
ベル遷移方向とは逆方向に信号レベルを変化する所定振
幅のパルスを発生させるパルス発生回路４を備え、当該
パルス発生回路４の発生パルスを直接カレントソース１
０におけるＭＯＳ　　ＦＥＴ　　Ｔ、のゲートに印加す
る構成である。

また、前記発生パルスはレベル・ゲイン調整回路５を介
してレベル又はゲインを調整した後にＭＯＳ　　ＦＥＴ
　　Ｔ、のゲートに印加する構成とすることもできる。

前記構成に基づく他の実施例は、第１１図に示す如く、
基準電圧となる発生パルスを常に遅延された変換ディジ
タル信号Ｑ３の信号レベルに接近遷移させることにより
、カレントスイッチ１０の切替応答速度を高速且つ高精
度化することができることとなる。

なお、上記各実施例において、カレントスイッチ等をＭ
ＯＳ　　ＦＥＴ　　で構成したが、バイポーラトランジ
スタ、ｂｉ−ＭＯＳ（バイポーラＭＯ８）等地のトラン
ジスタ、スイッチング素子で構成するもともできる。

〔発明の効果〕

以上、説明したように第１の本発明においては、カレン
トスイッチを形成する一方のトランジスタＴｒｌの制御
端子に入力される第１の入力信号ＤＩｆｉ１を遅延手段
で所定時間遅延させることにより、前記第１の入力信号
Ｄｉｌｌｌが信号レベルの切替えを開始した直後に第２
の入力信号り、　を横目２ 切り、前記カレントスイッチが動作しやすい信号レベル
で信号レベルの切替えを行なうこととなり、出力信号に
含まれるグリッチを極力減少させて高速且つ高精度な出
力信号の応答特性を確保できるという効果を有する。

また、第２の本発明においては、カレントスイッチを形
成する一方のトランジスタＴｌｌの制御端子に入力され
る第１の入力信号Ｄ　　を遅延手段３により所定遅延時
間遅延させると共に、第２の入力信号Ｄｉａ２の信号レ
ベルを信号調整手段５により前記所定遅延時間における
第１の入力信号Ｄｉ１１１の信号レベルに接近遷移する
調整を行なう。

前記所定遅延時間経過後に、第１の入力信号Ｄ１１１が
信号レベルの切替開始直後に接近遷移した第２の入力信
号Ｄ１．２を横切り、より動作しやすい信号レベルで信
号レベルの切替えを行なうこととなり、出力信号に含ま
れるグリッチを極力減少させて高速且つ高精度な出力信
号の応答特性を向上させる効果を有する。

【図面の簡単な説明】

第１図は第１の本発明の原理説明図、 第２図は第２の本発明の原理説明図、 第３図は第１の本発明の一実施例回路構成図、第４図は
第３図記載実施例の動作タイミングチャート、 第５図は第２の本発明の一実施例回路構成図、第６図は
第５図記載実施例の動作タイミングチャート、 第７図は第２の本発明の他の実施例回路構成図、第８図
は第７図記載実施例の電流出力特性図、第９図は第７図
記載実施例の入力デイジタル信号−出力アナログ信号特
性図、 第１０図は第１、第２の本発明のその他の実施例回路構
成図、 第１１図は第１０図記載実施例の動作タイミングチャー
ト、 第１２図は従来のＤ／Ａコンバータの回路構成図、 第１３図は第１２図記載のＤ／Ａコンバータの動作タイ
ミングチャート、 第１４図は他の従来のＤ／Ａコンバータの回路構成図、 第１５図は第１４図記載のＤ／Ａコンバータの動作タイ
ミングチャート、 第１６図はカレントスイッチを３個有する場合の従来技
術の動作タイミングチャート、第１７図はカレントスイ
ッチを複数有する場合の入力ディジタル信号−出力アナ
ログ信号特性図である。 １・・・差動信号発生回路 ２・・・レベル変換回路 ３．３１，３２．３３、〜・・・遅延回路４・・・パル
ス発生回路 ５．５１．５２．５３、〜・・・レベル舎ゲイン調整回
路 ６．６１．６２．６３、〜・・・定電圧回路７．７１．
７２．７３、〜・・・ｏｐアンプ１０．１１．１２．１
３、〜・・・カレントスイッＴ　　　　　Ｔ　　　　　
Ｔ　　　　　−Ｔ　　　　　Ｓ　Ｔ　　　　　−Ｔ「し
　　「２ゝ　　＋ｌｌ　　　　　＋１３　　　　　＋２
１　　　　　＋２３・ＭＯＳ　　　ＦＥＴ

Claims (1)

1. 【特許請求の範囲】 １、第１の電源及び第２の電源の間に接続される第１の
   トランジスタ（Ｔ＿ｒ＿１）と、出力端（Ｉ＿ｏ＿ｕ＿
   ｔ）及び前記第２の電源との間に接続される第２のトラ
   ンジスタ（Ｔ＿ｒ＿２）とを備え、前記第１及び第２の
   トランジスタ（Ｔ＿ｒ＿１、Ｔ＿ｒ＿２）の制御端子に
   入力される少なくとも一方がディジタル値の第１、第２
   の入力信号（Ｄ＿ｉ＿ｎ＿１、Ｄ＿ｉ＿ｎ＿２）に基づ
   いて前記出力端（Ｉ＿ｏ＿ｕ＿ｔ）からアナログ値の出
   力信号を出力するディジタル・アナログコンバータにお
   いて、 前記第１、第２の入力信号（Ｄ＿ｉ＿ｎ＿１、Ｄ＿ｉ＿
   ｎ＿２）のいずれか一方を所定時間遅延させる遅延手段
   （３）を備えることを 特徴とするディジタル・アナログコンバータ。 ２、第１の電源及び第２の電源の間に接続される第１の
   トランジスタ（Ｔ＿ｒ＿１）と、出力端（Ｉ＿ｏ＿ｕ＿
   ｔ）及び前記第２の電源の間に接続される第２のトラン
   ジスタ（Ｔ＿ｒ＿２）とを備え、前記第１及び第２のト
   ランジスタ（Ｔ＿ｒ＿１、Ｔ＿ｒ＿２）の制御端子に入
   力される少なくとも一方がディジタル値の第１、第２の
   入力信号（Ｄ＿ｉ＿ｎ＿１、Ｄ＿ｉ＿ｎ＿２）に基づい
   て前記出力端（Ｉ＿ｏ＿ｕ＿ｔ）からアナログ値の出力
   信号を出力するディジタル・アナログコンバータにおい
   て、 前記第１の入力信号（Ｄ＿ｉ＿ｎ＿１）を所定時間遅延
   させる遅延手段（３）と、 前記第２の入力信号（Ｄ＿ｉ＿ｎ＿２）の信号レベルを
   前記遅延手段（３）により遅延時間中の第１の入力信号
   （Ｄ＿ｉ＿ｎ＿１）の信号レベルに接近させる調整を行
   う信号調整手段（５）を備えることを 特徴とするディジタル・アナログコンバータ。 ３、前記請求項２記載のディジタル・アナログコンバー
   タにおいて、 信号調整手段（５）は前記第１の入力信号（Ｄ＿ｉ＿ｎ
   ＿１）が二つの信号レベル間で変化する信号であり、前
   記第２の入力信号（Ｄ＿ｉ＿ｎ＿２）が通常前記第１の
   入力信号（Ｄ＿ｉ＿ｎ＿１）の二つの信号レベル間で一
   定値レベルの信号である場合に、前記第１の入力信号（
   Ｄ＿ｉ＿ｎ＿１）の遅延時間中に当該遅延時間中におけ
   る第１の入力信号（Ｄ＿ｉ＿ｎ＿１）の信号レベルに前
   記第２の入力信号（Ｄ＿ｉ＿ｎ＿２）の信号レベルを接
   近遷移させることを 特徴とするディジタル・アナログコンバータ。 ４、前記請求項１ないし３記載のディジタル・アナログ
   コンバータにおいて、 前記第１及び第２のトランジスタ（Ｔ＿ｒ＿１、Ｔ＿ｒ
   ＿２）を一対として形成されるカレントスイッチを複数
   並列接続して構成し、各カレントスイッチの出力総和を
   出力信号として出力することを 特徴とするディジタル・アナログコンバータ。