JPH01170877A - Ｉｅｅｅ−５９５パラレル・データ・バスデータ計測装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＥＥＥ−５９５パラレル・データ・ハス　デ
ータ計測装置に関し、特にメモリ書き込み制御回路とし
てのＩＥＥＥ−５９５に規定されるパラレル・データ　
ハスの計測を行なうＩＥＥＥ〜５９５　パラレル・デー
タ　バス　データ計測装置に関する。

〔従来の技術〕

従来ＩＥ、ＥＥ−５９５に規定されるパラレル・データ
・バスにおいては、データ　ハスの速度が高速で、かつ
数多くのクレートと呼ばれるターミナルが接続可能であ
るため、小容量のメモリて選択したクレートに対する長
時間連続する事象のデータは記録することか出来なかっ
た。

〔発明が解決しようとする問題点〕

本発明の目的とすることろは、従来不可能であったＩＥ
ＥＥ−５９５のパラレル・データ・バス上の一部分のク
レートを任意に選択してデータの連続長時間計測を可能
とし、発生事象を時間軸上で補足可能とし、加えて廉価
な装置として利用に供しうるＩＥＥＥ−５９５パラレル
・データ・ハス　データ計測装置を提供することにある
。

〔問題点を解決するための手段〕

本発明のＩＥＥＥ−５９５パラレル・データ・バス　デ
ータ計測装置は、ＩＥＥＥ−５９５に規定されるパラレ
ル・データ・バスに接続し外部から与えられた信号によ
り起動されパラレル・データ・バスに付随するクロック
をカウントする手段と、外部から設定可能なパラレル・
データ・ハス上の一部分を示すクレート番号を記憶する
手段と、パラレル・データ　バス上の信号パターンと前
記クレート番号とを照合する手段と、前記照合結果から
記録を開始させる判断をする手段と、判断を記録しパラ
レル・データ　ハス上の信号パターンからデータの存在
の有無を判断し書き込み信号を発生する手段と、一定長
以上の連続した書き込み信号を中途で別に定めた長さに
て打ち切る手段と、前記書き込み信号があらかしめ定め
た長さより短い場合には時刻データの記録が終わる迄引
き延ばす手段と、書き込み信号があらかじめ定めた長さ
より短くかつすぐ後に次のデータが存在し間隔か時刻の
データを記録する長さに満たない時は前の時刻データを
打ち切って新しい時刻データに切り替えかつ書き込み信
号を連続させる手段と、前記書き込み信号と前記クロッ
クをカウントする手段のデータならひにパラレル・デー
タ・バス上のデータを同期して格納する手段と、外部か
ら前記格納する手段で入力したメモリ内容を読み出ず事
が可能な手段とを有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

本実施例においてＩＥＥＥ−５９５に規定されるパラレ
ル・データ・バス（ＣＡＭＡＣ・シリアル・ハイウェイ
と呼ばれる）上のデータは、インターフェイス回路コ。

を通してＴＴＬ信号に変換される。レジスタ２ａ、２ｂ
、２ｃはクレートの番号を示す値を外部から設定可能な
レジスタであり、比較器３ａ、３ｂ、３ｃはデリミツタ
ビットが開始される時に、下位６ビツトに存在するクレ
ートコードと、レジスタデータとを照合する比較器であ
る。シリアルハイウェイのデータの第７ヒツトのデータ
存在信号（デリミツタビットと呼ばれる）か有効になっ
た事（テリミッタピッ１−−０　）をトリガ検知回路５
で認識すると、同時にクレートコ−ドの識別を行い、選
択されたクレートコードの時のみカウント制御回路６が
起動され、アドレスカウンタ８に対し、最小５．最大２
０のカウントアツプをさせる。

このとき、テリミッタヒツト−Ｏの期間か５ハイド以上
、２０ハイド未満てあれば、シリアル・ハイウェイ・ク
ロック４てカウントアツプされる時から利用カウンタ回
路のデータ３５ヒツトか７のゲート回路を制御すること
により５バイトに切り替えて、シリアル・ハイウェイの
データと共にメモリ１０ａ及び１０ｂに書き込まれる。

時刻データの最初のハイドには時刻データの始まりを示
すヒツトが付加される。

テリミッタヒツト−０の期間が長い場合は、カウント制
御回路６が最大２０まてしかアップされないので、それ
以降のデータは記録されない。

デリミツタヒツト−〇の期間が短い場合は、カウント制
御回路６が最小でも５カウントアツプさせるのて、時刻
データ５ハイドを記録することがてきる。

デリミツタビット−〇の期間が短く、すく°後に次のデ
ータが存在し、間隔が時計の記録を必要とする５バイト
より短い場合は、カウント制御回路６はアドレスカウン
タ８に対してはカウントアツプを続けさせ、ゲート回路
７に対するゲート切り替え信号によって、前のデータを
打ち切り新しいデータを記録するが、時刻データの始ま
りを示ずビットが付加されているので後で解析する時に
影響がないような構成になっている。

また本実施例においては、ゲート回路９によってＣＰＵ
側にアドレスの設定機能を持たせ、ゲート回路１１ａ、
Ｉｌｂを通じてメモリ１０ａ、１０ｂのメモリ内容を読
み出す事ができる。

なお、本実施例゛においては、クレート番号の識別回路
をレジスタ２ａ、２ｂ、２ｃの３回路としたか、この数
は１以上何れでも良く、本発明の本質に無関係である事
は明らかである。

また、最小データ長を５．最大データ長を２０としたが
、この長さも本発明の木質に無関係で有る事は明らかで
ある。

加えて、記録する時計の長さを３５ビツトとしているか
、この長さも本質的に無関係で有る事は明らかである。

〔発明の効果〕

以上説明した如く本発明によれは、ＩＥＥＥ−５９５の
パラレル・データ・バス上の一部分のり　。

レートを任意に選択してデータの連続長時間計測を可能
とし発生事象を時間軸上で補足可能とする廉価なＩＥＥ
Ｅ−５９５パラレル　データ　バス　データ計測装置が
実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すフロック図である。 １・・・インターフェイス、２ａ、２ｂ、２ｃ・パレシ
スタ、３ａ、３ｂ、３ｃ・・・比較器、４・・・シリア
ルハイウェイクロック、５・・・トリ力検知回路、６・
・カウント制御回路、７・・・ゲート回路、８・・・ア
ドレスカウンタ、９・・・ゲート回路、］、Ｏａ、１０
ｂ・・・メモリ、ｌｌａ、ｌｌｂ・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. ＩＥＥＥ−５９５に規定されるパラレル・データ・バス
   に接続し外部から与えられた信号により起動されパラレ
   ル・データ・バスに付随するクロックをカウントする手
   段と、外部から設定可能なパラレル・データ・バス上の
   一部分を示すクレート番号を記憶する手段と、パラレル
   ・データ・バス上の信号パターンと前記クレート番号と
   を照合する手段と、前記照合結果から記録を開始させる
   判断をする手段と、判断を記録しパラレル・データ・バ
   ス上の信号パターンからデータの存在の有無を判断し書
   き込み信号を発生する手段と、一定長以上の連続した書
   き込み信号を中途で別に定めた長さにて打ち切る手段と
   、前記書き込み信号があらかじめ定めた長さより短い場
   合には時刻データの記録が終わる迄引き延ばす手段と、
   書き込み信号があらかじめ定めた長さより短くかつすぐ
   後に次のデータが存在し間隔が時刻のデータを記録する
   長さに満たない時は前の時刻データを打ち切って新しい
   時刻データに切り替えかつ書き込み信号を連続させる手
   段と、前記書き込み信号と前記クロックをカウントする
   手段のデータならびにパラレル・データ・バス上のデー
   タを同期して格納する手段と、外部から前記格納する手
   段で入力したメモリ内容を読み出す事が可能な手段とを
   有して成る事を特徴とするＩＥＥＥ−５９５パラレル・
   データ・バスデータ計測装置。