JPH04287241A - 履歴情報記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の履歴情
報記憶装置に関し、特に、命令の実行アドレストレース
方式を改良した履歴情報記憶装置に関する。

【０００２】

【従来の技術】従来のアドレストレース方式では全ての
命令語アドレスをトレースメモリに記録している。

【０００３】

【発明が解決しようとする課題】上述した従来の方式で
は、アドレスすべてを見るために、全てのアドレスをト
レースメモリ上に記録する。この方法ではアドレスの順
番が詳しく分かるが、データ量が大きく、あまりメモリ
内に入らない。一般にアドレストレースを用いる場合、
プログラムリスト等を参照しながら並行してトレース内
容見ているのでトレース内容としてはすべてのアドレス
を記録する必要はなく、メモリを多く必要とするループ
などは削除したほうがよい。極端に言うと、分岐部分の
みを記録しておけば、あとはリスト等を参照することに
よって命令語の処理順序を解析することは容易である。

【０００４】

【課題を解決するための手段】本発明は、制御記憶装置
に格納された命令を実行することにより動作を制御して
いる情報処理装置の命令実行履歴を記憶する履歴情報記
憶装置において、現在処理中の命令語のアドレスを第１
アドレスとして保持する第１アドレス保持手段と、現在
処理中の命令語の１命令前の命令語のアドレスを第２ア
ドレスとして保持する第２アドレス保持手段と、前記第
１アドレスと前記第２アドレスとを比較し、両アドレス
の差分を検出するアドレス比較手段と、前記アドレス比
較手段により検出されたアドレスの差分と、予め設定さ
れたアドレス差分とが一致しない場合、第２アドレスに
分岐命令があると判断する分岐命令検出手段と、前記第
１アドレスを第１分岐先のアドレスとして保持する第１
分岐先アドレス保持手段と、前記第２アドレスを第１分
岐元のアドレスとして、保持する第１分岐元アドレス保
持手段と、前記分岐命令検出手段の指示により、前回の
分岐命令検出時の分岐先のアドレスを保持する第２分岐
先アドレス保持手段と、前記分岐命令検出手段の指示に
より、前回の分岐命令検出時の分岐元のアドレスを保持
する第２分岐元アドレス保持手段と、前記第１分岐先ア
ドレスと前記第２分岐先アドレスとを比較する分岐先ア
ドレス比較手段と、前記第１分岐元アドレスと前記第２
分岐元アドレスとを比較する分岐元アドレス比較手段と
、前記分岐先アドレス比較手段と前記分岐元アドレス比
較手段とにより、前記第１分岐先アドレスと前記第２分
岐先アドレスとが一致し、かつ前記第１分岐元アドレス
と前記第２分岐元アドレスとが一致した場合、この間で
命令実行がル−プしていると判断する命令ル−プ検出手
段（４）と、前記第２アドレス保持手段より第２アドレ
スを取り込み、現在までの第２アドレスの履歴を保存す
る命令アドレス履歴保存手段と、前記アドレス履歴保存
手段において、前記命令ループ検出手段の指示により、
命令ループに属する第２アドレスの保存を抑止するアド
レス書き込み抑止手段（４３）とを具備することを特徴
とするものである。

【０００５】

【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の構成図である。図１を参照
してこの履歴情報記憶装置の動作を簡単に説明する。

【０００６】アドレスバス１００には、この実施例が所
属している処理装置において処理される命令のアドレス
が存在する。このアドレスバス１００より、命令のアド
レスをデータラッチ回路１へ取り込む。データラッチ回
路１では２命令分のアドレスを保持することが可能であ
る。この回路の中心となるレジスタの内容は処理装置の
命令データ取り込み用クロックにより更新される。デー
タ比較回路２では、データラッチ回路１で保持されてい
る現在処理されている命令と１命令前の命令のアドレス
を比較し、両アドレスの差分を検出する。分岐命令が無
い場合の命令処理におけるアドレスの差分をＸとして、
現在処理中の命令アドレスを第１アドレス、１命令前の
命令アドレスを第２アドレスとすると、（第１アドレス
）−（第２アドレス）＝Ｘであると、ここでは分岐命令
による分岐は存在しないこととなる。また （第１アドレス）−（第２アドレス）＞Ｘの場合には、
先のアドレス（アドレスが増加する方向）への分岐命令
が存在することを示している。つまり、第２アドレスが
分岐元アドレスであり、第１アドレスが分岐先アドレス
となる。また （第１アドレス）−（第２アドレス）＜Ｘの場合には、
この部分において前へのアドレス（アドレスが減少する
方向）への分岐命令が存在することを示している。つま
り、第２アドレスが分岐元アドレスであり、第１アドレ
スが分岐先アドレスとなる。

【０００７】これらの分岐元アドレスと分岐先アドレス
を第１分岐元アドレス、第１分岐先アドレスとして、こ
の前回の分岐命令検出時の分岐元アドレスと分岐先アド
レスを第２分岐元アドレス、第２分岐先アドレスとして
、分岐アドレス保持回路５によって保持する。分岐デー
タ比較回路６では、分岐アドレス保持回路５によって保
持されている第１分岐元アドレスと第２分岐元アドレス
を比較し、かつ第１分岐先アドレスと第２分岐先アドレ
スを比較を行う。もし両方とも一致したなら、第１分岐
元アドレスと第２分岐元アドレスの間がループになって
いると判断して、その間に存在するアドレストレースデ
ータを消去する。

【０００８】データ比較回路２により比較されたデータ
のうち、分岐命令または分岐先アドレス以外であれば、
アドレスデータはデータラッチ回路１よりそのままデー
タ一時ストア回路３に送られる。もしデータ比較回路２
により分岐命令を発見したなら、前記の動作に加え、そ
の時点の第一アドレスと第二アドレスを第１分岐先アド
レス、第１分岐元アドレスとして分岐アドレス保持回路
５により保持する。一方、データ一時ストア回路３では
、データ比較回路２により分岐命令を発見した時点で、
データ一時ストア回路３内に入ってきたデータ数のカウ
ントを打切り、カウントデータを、内蔵するレジスタに
記録する。そして再びカウントを始め、次の分岐命令が
入ってくるまでカウントを続ける。従ってカウントデー
タの値は、分岐命令から次の分岐命令までのアドレスト
レースデータの数となる。分岐データ比較回路６では、
前後する２つの分岐命令元アドレスと分岐先アドレスを
比較して、等しければ、２つの分岐命令間のアドレスト
レースデータはループのデータとみなし、消去信号をデ
ータ一時ストア回路３に対して出力する。

【０００９】データ一時ストア回路３のカウンタ用のレ
ジスタにはカウントが有効か無効か、のビットがあり、
有効であれば、カウンタ数に応じたデータクロックを、
内蔵するＦＩＦＯ及びトレーサメモリ４に送出し、その
ＦＩＦＯ中のデータをトレーサメモリへ送る。ストア回
路３のカウンタ用のレジスタのカウントが無効である場
合、すなわち分岐データ比較回路６よりデータ消去命令
が入った場合、ＦＩＦＯにはカウント数に応じたデータ
クロックを送るが、トレーサメインメモリ４にはデータ
クロックを送出しない。従ってこのカウント数分のデー
タ（ループ分のデータ）は消去されることとなる。

【００１０】次に各回路の動作を詳細に説明する。デー
タラッチ回路１を図２に示す。アドレスバス１００上の
命令アドレスは命令ラッチ用クロック信号によりデータ
レジスタ１１に取り込まれる。そして次の命令ラッチ用
クロック信号がくると、データレジスタ１１にあった命
令アドレスはデータレジスタ１２にシフトされる。そし
てデータレジスタ１１には、新たにアドレスバス１００
より命令アドレスを取り込む。このような動作により、
データレジスタ１１には現在処理されている命令語のア
ドレス、データレジスタ１２には１命令前のアドレスを
保持している。

【００１１】データレジスタ１１からの出力はデータレ
ジスタ１２、データ比較回路２、分岐アドレス保持回路
５へ送られる。

【００１２】データ比較回路２を図３に示す。データラ
ッチ回路１からの第一アドレスと第二アドレスをコンパ
レータ２１，２３により比較し、比較結果により１ショ
ットマルチバイブレータ２４，２５に送出する。マルチ
バイブレータ２４，２５からの信号はそれぞれ前方分岐
信号、後方分岐信号として分岐アドレス保持回路５やデ
ータ一時ストア回路３に送られる。図３の回路２２は、
固定値Ｘを出力しており、Ｘの値は通常の命令実行（分
岐命令を除く）におけるアドレスの増加分である。よっ
てコンパレータ２３においてＺの値が０であれば第１ア
ドレスと第２アドレスとの差は通常の増加分すなわち分
岐命令ではないことを示している。

【００１３】データ一時ストア回路３を図４に示す。デ
ータラッチ回路１から入ってきたアドレストレースデー
タは、ＦＩＦＯ３１に入力される。入力用のクロックと
して処理装置から命令ラッチ用クロックを使用する。ま
たカウンタ３２では、分岐命令が存在するアドレスから
次の分岐命令が存在するアドレスが入ってくるまでにＦ
ＩＦＯ３１に入力されたアドレストレースデータの数を
カウントする。このカウントはカウンタ値レジスタ３３
によって保持される。またカウンタ値レジスタ３３には
カウント値が有効／無効かを示すビットが付加されてお
り、このデータにより、データ出力用クロック発生回路
３４より、カウント値が有効の場合は、カウント値分の
クロックをＦＩＦＯ３１とトレーサメインメモリ５へ出
力する。無効の場合は、カウント値分のクロックをＦＩ
ＦＯ３１のみに出力する。この動作により、ＦＩＦＯ３
１に入っていた無効データ分を消去するのと同じ効果と
なる。

【００１４】カウント値の有効／無効を決定するデータ
消去信号は、分岐データ比較回路６より出力される。

【００１５】分岐アドレス保持回路５を図５に示す。こ
の回路では、データラッチ回路１からのデータをデータ
比較回路２からの前方分岐信号、後方分岐信号によりレ
ジスタに取り込む。分岐レジスタ３１、３２には第１分
岐元アドレスと第２分岐元アドレスを保持し、ジャンプ
先レジスタ３３、３４では第１分岐先アドレスと第２分
岐先アドレスを保持する。レジスタ３１及び３３に入っ
ている内容は、次の前方、後方分岐信号が入ってくると
、それぞれレジスタ３２、３４へシフトされる。

【００１６】分岐アドレス保持回路５によって保持され
ているアドレスデータは図６に示す分岐データ比較回路
６に送られ、比較される。第１分岐元アドレスと第２分
岐元アドレスを比較し、かつ第１分岐先アドレスと第２
分岐先アドレスをそれぞれ比較し、一致しているかをコ
ンパレータ４１及び４２により判定する。仮に両方共に
一致すれば、ゲート回路４３からデータ消去信号を発生
する。一致するということは、同じ場所において分岐命
令があり、分岐先のアドレスも同じであることから、こ
の部分でループを形成していることを示す。

【００１７】例として、図７に命令アドレスが図７（ａ
）　のようにアドレスバスにのった場合、各レジスタの
値は図７（ｂ）　，（ｃ）　のようになる。

【００１８】最初にＦＩＦＯには図７の左端上部のよう
に１０３までの命令アドレスが入る。この時点で分岐ア
ドレスレジスタでは左端中部のような値が入り１０３が
分岐命令であることが認識される。これにより、それま
でＦＩＦＯにたまっていたデータ１００〜１０３は、ト
レーサメインメモリ部へ出力される。そしてＦＩＦＯに
は分岐先の命令アドレス１０５以降のデータがストアさ
れる。そしてＦＩＦＯにデータ１０６が入った時点で分
岐アドレスレジスタでは１０６と１１０が入っているこ
とにより、１０６が分岐命令であることが認識される。 ここで先程の分岐命令アドレスと分岐先命令アドレスと
比較して一致しなければ有効／無効ビットを有効とする
。図７における左右側部分はループ命令（１１０〜１１
２）が入力された場合を示している。１回目の分岐命令
（ループ命令）では前の分岐命令１０６，１１２と比較
するため一致せず、有効／無効ビットは有効となり、Ｆ
ＩＦＯ中のデータ（１１０〜１１２）はトレーサメイン
メモリ部へ送られる。２回目に分岐命令がきたときルー
プ命令であるため前回の分岐命令と一致するため有効／
無効ビットが無効となりＦＩＦＯのデータはトレーサメ
インメモリには送られない。次に同じループ命令が来た
ときも同様である。すなわちループの場合は１回分のル
ープのアドレスを保持するだけで残りのループ分は排除
してしまう。図９において実際の処理においてどの部分
が消去（削除）されるかを示している。上述のような方
法でループを発見するためにループに入る前からループ
における分岐元アドレスがある部分まではトレースデー
タは記憶され、それ以降最終回の分岐先アドレスがある
地点まては消去（削除）される。

【００１９】

【発明の効果】以上説明したように、本発明では分岐命
令を検出し、ループがあることを判断して、ループ部分
を削除することにより、少ないハードウエア量によって
効果的なアドレストレースを行うことを可能とする。同
じメモリ量で従来のトレースより長時間のアドレストレ
ースが可能となり、しかもトレースメモリ内にムダがな
くなり、解析等も行い易くなる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成図である。

【図２】図１中のデータラッチ回路の構成図である。

【図３】図１中のデータ比較回路の構成図である。

【図４】図１中のデータ一時ストア回路の構成図である
。

【図５】図１中の分岐アドレス保持回路の構成図である
。

【図６】図１中の分岐データ比較回路の構成図である。

【図７】図１中のアドレスバス、データラッチ回路のレ
ジスタの内容を示す図である。

【図８】図１中のデータ一時ストア回路を中心とした動
作を示す流れ図である。

【図９】図１の実施例で消去されるループ部分の表示を
示す図である。

【符号の説明】

１　　　　データラッチ回路 ２　　　　データ比較回路 ３　　　　データ一時ストア回路 ４　　　　トレーサメインメモリ ５　　　　分岐アドレス保持回路 ６　　　　分岐データ比較回路 １１　　　　データレジスタ １２　　　　データレジスタ ４３　　　　ゲート回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御記憶装置に格納された命令を実行
   することにより動作を制御している情報処理装置の命令
   実行履歴を記憶する履歴情報記憶装置において、現在処
   理中の命令語のアドレスを第１アドレスとして保持する
   第１アドレス保持手段と、現在処理中の命令語の１命令
   前の命令語のアドレスを第２アドレスとして保持する第
   ２アドレス保持手段と、前記第１アドレスと前記第２ア
   ドレスとを比較し、両アドレスの差分を検出するアドレ
   ス比較手段と、前記アドレス比較手段により検出された
   アドレスの差分と、予め設定されたアドレス差分とが一
   致しない場合、第２アドレスに分岐命令があると判断す
   る分岐命令検出手段と、前記第１アドレスを第１分岐先
   のアドレスとして保持する第１分岐先アドレス保持手段
   と、前記第２アドレスを第１分岐元のアドレスとして、
   保持する第１分岐元アドレス保持手段と、前記分岐命令
   検出手段の指示により、前回の分岐命令検出時の分岐先
   のアドレスを保持する第２分岐先アドレス保持手段と、
   前記分岐命令検出手段の指示により、前回の分岐命令検
   出時の分岐元のアドレスを保持する第２分岐元アドレス
   保持手段と、前記第１分岐先アドレスと前記第２分岐先
   アドレスとを比較する分岐先アドレス比較手段と、前記
   第１分岐元アドレスと前記第２分岐元アドレスとを比較
   する分岐元アドレス比較手段と、前記分岐先アドレス比
   較手段と前記分岐元アドレス比較手段とにより、前記第
   １分岐先アドレスと前記第２分岐先アドレスとが一致し
   、かつ前記第１分岐元アドレスと前記第２分岐元アドレ
   スとが一致した場合、この間で命令実行がル−プしてい
   ると判断する命令ル−プ検出手段と、前記第２アドレス
   保持手段より第２アドレスを取り込み、現在までの第２
   アドレスの履歴を保存する命令アドレス履歴保存手段と
   、前記アドレス履歴保存手段において、前記命令ループ
   検出手段の指示により、命令ループに属する第２アドレ
   スの保存を抑止するアドレス書き込み抑止手段とを具備
   することを特徴とする履歴情報記憶装置。