JPH0748647B2 - デューティ比判別回路 - Google Patents
デューティ比判別回路Info
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- JPH0748647B2 JPH0748647B2 JP63237017A JP23701788A JPH0748647B2 JP H0748647 B2 JPH0748647 B2 JP H0748647B2 JP 63237017 A JP63237017 A JP 63237017A JP 23701788 A JP23701788 A JP 23701788A JP H0748647 B2 JPH0748647 B2 JP H0748647B2
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- duty ratio
- value
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス信号のデューティ比判別回路に関し、
特に周期が変動するパルス信号のデューティ比を判別で
きるデューティ比判別回路に関する。
特に周期が変動するパルス信号のデューティ比を判別で
きるデューティ比判別回路に関する。
家電品のリモートコントロールやVTR装置のインデクス
信号，バーコード等において、ディジタル値の表現にパ
ルス信号が用いられている。たとえばデューティ比70％
のパルス信号を“1"、デューティ比40％のパルス信号を
“0"と決めておき、これら２種類のパルス信号の組合せ
でデータを表現する。一例としてデータ1011は第８図の
パルス信号で表現する。
信号，バーコード等において、ディジタル値の表現にパ
ルス信号が用いられている。たとえばデューティ比70％
のパルス信号を“1"、デューティ比40％のパルス信号を
“0"と決めておき、これら２種類のパルス信号の組合せ
でデータを表現する。一例としてデータ1011は第８図の
パルス信号で表現する。
上述した方法で1,0のデータを表現する機器において
は、入力パルス信号のデューティ比を判別する回路を内
蔵している。
は、入力パルス信号のデューティ比を判別する回路を内
蔵している。
一例としてマイクロコンピュータで判別する場合を説明
する。
する。
ここではパルス信号としてVTRのインデクス信号を想定
する。VTRのインデクス信号は再生コントロール信号
（以下PBCTL信号と記す）のデューティ比を２種類設定
し、デューティ比の違いにより1,0のデータを表現す
る。PBCTL信号は磁気テープの長手方向に記録されてお
り、VTR再生時のサーボ制御に用いられる信号である。
する。VTRのインデクス信号は再生コントロール信号
（以下PBCTL信号と記す）のデューティ比を２種類設定
し、デューティ比の違いにより1,0のデータを表現す
る。PBCTL信号は磁気テープの長手方向に記録されてお
り、VTR再生時のサーボ制御に用いられる信号である。
第９図は従来のデューティ比判別回路を示している。こ
の回路はVTRのインデクス信号を判別するためのもので
ある。
の回路はVTRのインデクス信号を判別するためのもので
ある。
まず各部の構成を説明する。
PBCTL信号１はVTRの再生コントロール信号である。
CPU101はプログラムに従ってシステム全体を制御する中
央処理装置である。またエッジ検出信号110により、割
込み処理プログラムを起動する。
央処理装置である。またエッジ検出信号110により、割
込み処理プログラムを起動する。
両エッジ検出回路102はPBCTL信号１を入力とし、PBCTL
信号１の立上りエッジ又は立下りエッジを検出したと
き、ハイアクティブのエッジ検出信号110を出力する。
信号１の立上りエッジ又は立下りエッジを検出したと
き、ハイアクティブのエッジ検出信号110を出力する。
カウンタ105はクロック信号106を入力とし、そのパルス
数をカウントし、カウント信号120を出力する。
数をカウントし、カウント信号120を出力する。
クロック信号106は一定インターバルのパルス信号であ
る。
る。
キャプチャレジスタ107はカウント信号120とエッジ検出
信号110を入力とし、エッジ検出信号110入力時のカウン
ト信号120をラッチする。またCPU101がキャプチャレジ
スタ107の読出し処理を実行するとき、キャプチャ信号1
21をバスライン108に出力する。
信号110を入力とし、エッジ検出信号110入力時のカウン
ト信号120をラッチする。またCPU101がキャプチャレジ
スタ107の読出し処理を実行するとき、キャプチャ信号1
21をバスライン108に出力する。
バスライン108はデータを転送するバスである。
次に第10図のタイミングチャートを参照し動作を説明す
る。
る。
PBCTL信号１の立上りエッジでエッジ検出信号110が発生
し、キャプチャレジスタ107はカウント信号120をラッチ
する。このときのキャプチャ値をn1とする。一方、エッ
ジ検出信号110の発生によりCPU101は割込み処理を開始
する。CPU101は割込み処理プログラムで、キャプチャ信
号121を読み出しCPU101内のレジスタに記憶する。従っ
てn1を記憶することになる。
し、キャプチャレジスタ107はカウント信号120をラッチ
する。このときのキャプチャ値をn1とする。一方、エッ
ジ検出信号110の発生によりCPU101は割込み処理を開始
する。CPU101は割込み処理プログラムで、キャプチャ信
号121を読み出しCPU101内のレジスタに記憶する。従っ
てn1を記憶することになる。
その後割込み処理を終了する。
次にPBCTL信号１の立下りエッジでエッジ検出信号110が
発生し、キャプチャレジスタ107はカウント信号120をラ
ッチする。このときのキャプチャ値をn2とする。エッジ
検出信号110の発生によりCPU101は割込み処理を開始す
る。CPU101は割込み処理プログラムでCPU101内のレジス
タから前回のキャプチャ値n1を読み出し、今回のキャプ
チャ値n2との差 t1＝n2−n1 ……（１） を計算する。t1はPBCTL信号１のハイレベル区間のパル
ス幅を示している。一方PBCTL信号１の周期Ｔは33［m
s］で一定である。従ってPBCTL信号１が信号“1"（デュ
ーティ比70％）であるか、信号“0"（デューティ比40
％）であるかは、 の関係から判定することができる。CPU101は式（２），
式（３）のいずれが成立するかをプログラムで判定した
後、割込み処理を終了する。
発生し、キャプチャレジスタ107はカウント信号120をラ
ッチする。このときのキャプチャ値をn2とする。エッジ
検出信号110の発生によりCPU101は割込み処理を開始す
る。CPU101は割込み処理プログラムでCPU101内のレジス
タから前回のキャプチャ値n1を読み出し、今回のキャプ
チャ値n2との差 t1＝n2−n1 ……（１） を計算する。t1はPBCTL信号１のハイレベル区間のパル
ス幅を示している。一方PBCTL信号１の周期Ｔは33［m
s］で一定である。従ってPBCTL信号１が信号“1"（デュ
ーティ比70％）であるか、信号“0"（デューティ比40
％）であるかは、 の関係から判定することができる。CPU101は式（２），
式（３）のいずれが成立するかをプログラムで判定した
後、割込み処理を終了する。
以後、同様の処理を繰り返し、信号“1"又は信号“0"を
順次判定する。
順次判定する。
上述した回路はPBCTL信号１の周期が33［ms］のとき
（再生時）は問題はない。しかしVTRのインデクスサー
チモードではテープを通常再生時より高速に走行させる
ため、式（２），式（３）が成立しなくなる。従って上
述した回路でデューティ比を判別できない。
（再生時）は問題はない。しかしVTRのインデクスサー
チモードではテープを通常再生時より高速に走行させる
ため、式（２），式（３）が成立しなくなる。従って上
述した回路でデューティ比を判別できない。
すなわち従来のデューティ比判別回路は、入力パルス信
号の周期が変化する場合はデューティ比を判別できない
構成となっていた。
号の周期が変化する場合はデューティ比を判別できない
構成となっていた。
本発明のパルス信号のデューティ比判定回路は、所定の
クロックをカウントするカウンタと、入力パルスのエッ
ジで前記カウンタの値をラッチするキャプチャレジスタ
とキャプチャ後に前記カウンタの値をクリアするクリア
手段と、比較値を記憶するコンペアレジスタと、前記カ
ウンタと前記コンペアレジスタの値を比較し一致した時
に一致信号を出力するコンパレータと、前記一致信号が
発生した時の前記入力パルスのレベルを記憶する記憶回
路と、前記キャプチャレジスタの値を読み取り所定の演
算を行い前記コンペアレジスタに比較値を設定する演算
回路とを有している。
クロックをカウントするカウンタと、入力パルスのエッ
ジで前記カウンタの値をラッチするキャプチャレジスタ
とキャプチャ後に前記カウンタの値をクリアするクリア
手段と、比較値を記憶するコンペアレジスタと、前記カ
ウンタと前記コンペアレジスタの値を比較し一致した時
に一致信号を出力するコンパレータと、前記一致信号が
発生した時の前記入力パルスのレベルを記憶する記憶回
路と、前記キャプチャレジスタの値を読み取り所定の演
算を行い前記コンペアレジスタに比較値を設定する演算
回路とを有している。
すなわち、本発明に係るパルス信号のデューティ比判別
回路は、パルス信号の周期を測定し、その周期に応じた
タイミングでパルス信号のレベルをラッチすることによ
りデューティ比を判別する。したがって、パルス信号の
周期が変化してもデューティ比を判別することができ
る。
回路は、パルス信号の周期を測定し、その周期に応じた
タイミングでパルス信号のレベルをラッチすることによ
りデューティ比を判別する。したがって、パルス信号の
周期が変化してもデューティ比を判別することができ
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。まず各
構成要素を説明する。
構成要素を説明する。
PBCTL信号１はVTRの再生コントロール信号である。
CPU2はプログラムに従ってシステム全体を制御する中央
処理装置である。またエッジ検出信号13により、割込み
処理プログラムを起動する。
処理装置である。またエッジ検出信号13により、割込み
処理プログラムを起動する。
立上りエッジ検出回路12はPBCTL信号１を入力とし、PBC
TL信号１の立上りエッジを検出したとき、ハイアクティ
ブのエッジ検出信号13を出力する。
TL信号１の立上りエッジを検出したとき、ハイアクティ
ブのエッジ検出信号13を出力する。
ディレイ回路14はエッジ検出信号13を１クロックだけ遅
延させてクリア手段15として出力し、カウンタ16をクリ
アする。
延させてクリア手段15として出力し、カウンタ16をクリ
アする。
カウンタ16はクロック信号17を入力とし、そのパルス数
をカウントし、カウント信号40を出力する。
をカウントし、カウント信号40を出力する。
クロック信号17は一定インターバルのパルス信号であ
る。
る。
キャプチャレジスタ18はエッジ検出信号13とカウント信
号40を入力とし、エッジ検出信号13入力時のカウント信
号40をラッチする。またCPU2がキャプチャレジスタ18の
読み出し処理を実行するキャプチャ信号41をバスライン
22に出力する。
号40を入力とし、エッジ検出信号13入力時のカウント信
号40をラッチする。またCPU2がキャプチャレジスタ18の
読み出し処理を実行するキャプチャ信号41をバスライン
22に出力する。
コンペアレジスタ19はCPU2がコンペアレジスタ19への書
込み処理を実行するときバスライン22上のデータをラッ
チしコンペア信号42を出力する。
込み処理を実行するときバスライン22上のデータをラッ
チしコンペア信号42を出力する。
コンパレータ20はカウント信号40とコンペア信号42を入
力とし、両者を比較し、比較結果が真の場合はハイアク
ティブの一致信号21を出力する。
力とし、両者を比較し、比較結果が真の場合はハイアク
ティブの一致信号21を出力する。
バスライン22は各種データを転送するバスである。
Ｄラッチ23は一致信号21とPBCTL信号１を入力とし、一
致信号21を入力したときのPBCTL信号１のレベルをラッ
チする。またCPU2がＤラッチ23の読み出し処理を実行す
るとき、Ｄラッチ23のＱ出力をデューティ判別信号43と
してバスライン22に出力する。
致信号21を入力したときのPBCTL信号１のレベルをラッ
チする。またCPU2がＤラッチ23の読み出し処理を実行す
るとき、Ｄラッチ23のＱ出力をデューティ判別信号43と
してバスライン22に出力する。
次に動作を説明する。
第２図はデューティ比判別の原理を示している。本発明
においてはPBCTL信号のパルス幅を測定するのではな
く、特定の時刻におけるPBCTL信号のレベルでデューテ
ィ比を判別する。レベルを判定する時刻はPBCTL信号の
立上りからPBCTL信号の周期の55％だけ経過した時刻と
する。
においてはPBCTL信号のパルス幅を測定するのではな
く、特定の時刻におけるPBCTL信号のレベルでデューテ
ィ比を判別する。レベルを判定する時刻はPBCTL信号の
立上りからPBCTL信号の周期の55％だけ経過した時刻と
する。
本例では信号“0"のデューティ比40％と、信号“1"のデ
ューティ比70％の中間の値である55％を、レベル判定の
時刻としたが、40％と70％の間であればどこで判定して
もよい（たとえば50％でもよい）。また信号“0",“1"
のデューティ比が本例と異なる場合も、本例と同様に信
号“0"のデューティ比と信号“1"のデューティ比の間の
値をレベル判定の時刻とすればよい。たとえば信号“0"
がデューティ比50％、信号“1"がデューティ比90％であ
れば、レベル判定の時刻を70％程度に設定する。
ューティ比70％の中間の値である55％を、レベル判定の
時刻としたが、40％と70％の間であればどこで判定して
もよい（たとえば50％でもよい）。また信号“0",“1"
のデューティ比が本例と異なる場合も、本例と同様に信
号“0"のデューティ比と信号“1"のデューティ比の間の
値をレベル判定の時刻とすればよい。たとえば信号“0"
がデューティ比50％、信号“1"がデューティ比90％であ
れば、レベル判定の時刻を70％程度に設定する。
第３図は動作のタイミングチャートを示している。
PBCTL信号１の立上りに同期してエッジ検出信号13が発
生し、その１クロック後にクリア手段15を出力するので
カウンタ16をクリアする。従ってカウンタ16はPBCTL信
号１の立上りに同期してクリアされるインターバルタイ
マとして動作する。
生し、その１クロック後にクリア手段15を出力するので
カウンタ16をクリアする。従ってカウンタ16はPBCTL信
号１の立上りに同期してクリアされるインターバルタイ
マとして動作する。
またPBCTL信号１の立上り時エッジ検出信号13を出力す
るのでキャプチャレジスタ18はカウント信号40をラッチ
する。
るのでキャプチャレジスタ18はカウント信号40をラッチ
する。
このときカウンタ16をクリアする直前の値をラッチする
ので、キャプチャレジスタ18はPBCTL信号１の周期に等
しい値をラッチする。
ので、キャプチャレジスタ18はPBCTL信号１の周期に等
しい値をラッチする。
一方、エッジ検出信号13の発生によりCPU2は割込み処理
を開始する。割込み処理においてCPU2はPBCTL信号１の
周期の55％に等しい値をコンペアレジスタ19に書き込
む。具体的にはバスライン22を通してキャプチャ信号41
を読み出し、0.55を乗じて、バスライン22を通してコン
ペアレジスタ19に書き込む。その後割込み処理を終了す
る。
を開始する。割込み処理においてCPU2はPBCTL信号１の
周期の55％に等しい値をコンペアレジスタ19に書き込
む。具体的にはバスライン22を通してキャプチャ信号41
を読み出し、0.55を乗じて、バスライン22を通してコン
ペアレジスタ19に書き込む。その後割込み処理を終了す
る。
PBCTL信号１の立上りからPBCTL信号１の周期の55％のと
ころでカウント信号40がコンペア信号42と一致するので
コンパレータ20は一致信号21を出力する。このときＤラ
ッチ23はPBCTL信号１のレベルをラッチする。従ってデ
ューティ比40％の信号“0"のときはロウレベル、デュー
ティ比70％の信号“1"のときはハイレベルをラッチする
ことになる。CPU2はバスライン22を通してデューティ比
判別信号43を読み込むだけで、デューティ比を判別する
ことができる。デューティ比判別の為に演算をする必要
はない。
ころでカウント信号40がコンペア信号42と一致するので
コンパレータ20は一致信号21を出力する。このときＤラ
ッチ23はPBCTL信号１のレベルをラッチする。従ってデ
ューティ比40％の信号“0"のときはロウレベル、デュー
ティ比70％の信号“1"のときはハイレベルをラッチする
ことになる。CPU2はバスライン22を通してデューティ比
判別信号43を読み込むだけで、デューティ比を判別する
ことができる。デューティ比判別の為に演算をする必要
はない。
以後同様の処理を繰り返し、信号“0"又は信号“1"を順
次判別する。
次判別する。
上述したデューティ比判別回路はPBCTL信号１の周期が
変動しても正常に動作する。
変動しても正常に動作する。
第４図はPBCTL信号１の周期がしだいに小さくなる場合
のタイミングチャートである。本発明では周期の変化に
伴ってデューティ比判別タイミングも変化するので、PB
CTL信号１の周期の大小にかかわりなくデューティ比を
判別することができる。このときたとえば周期２におけ
るデューティ比判別は正確には周期２×0.55のタイミン
グで行う必要があるが、実際には周期１×0.55のタイミ
ングで行うことになる。実用上はVTRのテープ速度が瞬
時に加減速することはないので、しばらくの間、周期１
×0.55のタイミングで判定しても問題ない。第５図はPB
CTL信号１の周期がもとの周期より長い場合（），短
い場合（），デューティ比が不正確な場合（）のそ
れぞれにおいて、正しくデューティ比が判別できること
を示している。第５図，に示すように、もとの周期
の0.79倍から1.37倍まではデューティ比の判別が可能で
ある。
のタイミングチャートである。本発明では周期の変化に
伴ってデューティ比判別タイミングも変化するので、PB
CTL信号１の周期の大小にかかわりなくデューティ比を
判別することができる。このときたとえば周期２におけ
るデューティ比判別は正確には周期２×0.55のタイミン
グで行う必要があるが、実際には周期１×0.55のタイミ
ングで行うことになる。実用上はVTRのテープ速度が瞬
時に加減速することはないので、しばらくの間、周期１
×0.55のタイミングで判定しても問題ない。第５図はPB
CTL信号１の周期がもとの周期より長い場合（），短
い場合（），デューティ比が不正確な場合（）のそ
れぞれにおいて、正しくデューティ比が判別できること
を示している。第５図，に示すように、もとの周期
の0.79倍から1.37倍まではデューティ比の判別が可能で
ある。
ここではデューティ比判別タイミングを毎回更新する例
を述べたが、PBCTL信号１の周期変動はゆるやかである
ので、デューティ比判別タイミングの更新処理回数を減
らしてもよい。本発明においてはCPU2の演算を必要とす
るのは判別タイミングの更新処理だけであってデューテ
ィ比判別には演算は不要である。従って判別タイミング
の更新回数を減らせばCPU2の負担が非常に小さくなる。
を述べたが、PBCTL信号１の周期変動はゆるやかである
ので、デューティ比判別タイミングの更新処理回数を減
らしてもよい。本発明においてはCPU2の演算を必要とす
るのは判別タイミングの更新処理だけであってデューテ
ィ比判別には演算は不要である。従って判別タイミング
の更新回数を減らせばCPU2の負担が非常に小さくなる。
また信号“0",“1"のデューティ比が本例と異る場合に
も、コンペアレジスタ19に書き込む値を変更することに
より対応できる。たとえばテープの逆転（巻戻し）時に
は、信号“0"のデューティ比は60％、信号“1"のデュー
ティ比は30％になる。このときは60％と30％の中間の値
である45％をコンペアレジスタ19に書き込めばよい。
も、コンペアレジスタ19に書き込む値を変更することに
より対応できる。たとえばテープの逆転（巻戻し）時に
は、信号“0"のデューティ比は60％、信号“1"のデュー
ティ比は30％になる。このときは60％と30％の中間の値
である45％をコンペアレジスタ19に書き込めばよい。
以上説明したように本発明のデューティ比判別回路は、
入力パルス信号の周期に応じて判定タイミングを変化さ
せるため、入力パルス信号の周期が変動してもデューテ
ィ比を判別することができる。また入力パルスのレベル
をラッチすることによりデューティ比を判別するので、
デューティ比判別のための演算が不要で、ソフトウェア
の負担が小さいという利点がある。
入力パルス信号の周期に応じて判定タイミングを変化さ
せるため、入力パルス信号の周期が変動してもデューテ
ィ比を判別することができる。また入力パルスのレベル
をラッチすることによりデューティ比を判別するので、
デューティ比判別のための演算が不要で、ソフトウェア
の負担が小さいという利点がある。
さらに入力パルス信号のデューティ比を変更したときも
プログラムで対応できる利点もある。
プログラムで対応できる利点もある。
第６図は本発明の他の実施例のブロック図である。シフ
トレジスタ32,デューティ比判別信号44以外の構成・動
作は実施例１と同じであるから説明を省略する。
トレジスタ32,デューティ比判別信号44以外の構成・動
作は実施例１と同じであるから説明を省略する。
シフトレジスタ32はPBCTL信号１と一致信号21を入力と
し、一致信号21入力時のPBCTL信号１のレベルを最下位
ビットに取り込む８ビットのシフトレジスタである。CP
U2がシフトレジスタ32の読み出し処理を実行するとき、
シフトレジスタ32の保持データをデューティ比判別信号
として出力する。
し、一致信号21入力時のPBCTL信号１のレベルを最下位
ビットに取り込む８ビットのシフトレジスタである。CP
U2がシフトレジスタ32の読み出し処理を実行するとき、
シフトレジスタ32の保持データをデューティ比判別信号
として出力する。
次に動作を説明する。デューティ比判別動作と判定タイ
ミング更新処理は実施例１と同一であるから説明を省略
する。本実施例においてはデューティ比の判別結果をＤ
ラッチではなく８ビットシフトレジスタ32にとりこむ。
従ってデューティ比判別信号44を毎回CPU2に読み込む必
要はなく、８周期に１回読み込めばよい。インデクス信
号は信号“0"と信号“1"を組合せたコードで表現するの
で、８周期ごとにしか読まないことによってインデクス
信号を検出し損ねることはない。インデクス信号のコー
ドが10100101である場合の例を第７図に示す。
ミング更新処理は実施例１と同一であるから説明を省略
する。本実施例においてはデューティ比の判別結果をＤ
ラッチではなく８ビットシフトレジスタ32にとりこむ。
従ってデューティ比判別信号44を毎回CPU2に読み込む必
要はなく、８周期に１回読み込めばよい。インデクス信
号は信号“0"と信号“1"を組合せたコードで表現するの
で、８周期ごとにしか読まないことによってインデクス
信号を検出し損ねることはない。インデクス信号のコー
ドが10100101である場合の例を第７図に示す。
本実施例においてはデューティ比判別結果をシフトレジ
スタにとりこむようにしたことによって、判別結果を読
み込むソフトウェア処理を少くすることができる。
スタにとりこむようにしたことによって、判別結果を読
み込むソフトウェア処理を少くすることができる。
以上説明したように本発明はパルス信号の周期に応じた
判定タイミングでパルス信号のレベルをラッチすること
によりデューティ比を判別する。従ってパルス信号の周
期が変化してもデューティ比を判別することができる効
果がある。またデューティ比判別のためにソフトウェア
処理を必要としないという効果もある。
判定タイミングでパルス信号のレベルをラッチすること
によりデューティ比を判別する。従ってパルス信号の周
期が変化してもデューティ比を判別することができる効
果がある。またデューティ比判別のためにソフトウェア
処理を必要としないという効果もある。
さらにデューティ比は変更した場合もプログラムで対応
できるため、テープの逆転などのときもデューティ比を
判別できる効果がある。
できるため、テープの逆転などのときもデューティ比を
判別できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例のデューティ比判別原理図、第３図は本実施例の動
作タイミングチャート、第４図は本実施例において入力
パルス信号の周期が変化する場合の動作タイミングチャ
ート、第５図は本実施例において入力パルス信号の周期
が変化する場合のデューティ比判定を示す図、第６図は
本発明の他の実施例のブロック図、第７図は本発明の第
６図実施例におけるデューティ比判別結果保持を示す
図、第８図はパルス信号によるデータ例を示す図、第９
図は従来例のブロック図、第10図は従来例の動作タイミ
ングチャートである。 １……PBCTL信号、２……CPU、12……立上りエッジ検出
回路、13……エッジ検出信号、14……ディレイ回路、15
……クリア手段、16……カウンタ、17……クロック信
号、18……キャプチャレジスタ、19……コンペアレジス
タ、20……コンパレータ、21……一致信号、22……バス
ライン、23……Ｄラッチ、32……シフトレジスタ、40…
…カウント値、41……キャプチャ値、42……コンペア
値、43……デューティ比判別値、44……デューティ比判
別値、102……両エッジ検出回路、105……カウンタ、10
6……クロック信号、107……キャプチャレジスタ、108
……バスライン、109……CPU、110……エッジ検出信
号、120……カウント値、121……キャプチャ値。
施例のデューティ比判別原理図、第３図は本実施例の動
作タイミングチャート、第４図は本実施例において入力
パルス信号の周期が変化する場合の動作タイミングチャ
ート、第５図は本実施例において入力パルス信号の周期
が変化する場合のデューティ比判定を示す図、第６図は
本発明の他の実施例のブロック図、第７図は本発明の第
６図実施例におけるデューティ比判別結果保持を示す
図、第８図はパルス信号によるデータ例を示す図、第９
図は従来例のブロック図、第10図は従来例の動作タイミ
ングチャートである。 １……PBCTL信号、２……CPU、12……立上りエッジ検出
回路、13……エッジ検出信号、14……ディレイ回路、15
……クリア手段、16……カウンタ、17……クロック信
号、18……キャプチャレジスタ、19……コンペアレジス
タ、20……コンパレータ、21……一致信号、22……バス
ライン、23……Ｄラッチ、32……シフトレジスタ、40…
…カウント値、41……キャプチャ値、42……コンペア
値、43……デューティ比判別値、44……デューティ比判
別値、102……両エッジ検出回路、105……カウンタ、10
6……クロック信号、107……キャプチャレジスタ、108
……バスライン、109……CPU、110……エッジ検出信
号、120……カウント値、121……キャプチャ値。
Claims (1)
- 【請求項１】所定のクロックをカウントするカウンタ
と、入力パルスのエッジで前記カウンタの値をラッチす
るキャプチャレジスタと、キャプチャ後に前記カウンタ
の値をクリアするクリア手段と、比較値を記憶するコン
ペアレジスタと、前記カウンタと前記コンペアレジスタ
の値を比較して一致した時に一致信号を出力するコンパ
レータと、前記一致信号が発生した時の前記入力パルス
のレベルを記憶する記憶回路と、前記キャプチャレジス
タの値を読み取り所定の演算を行い前記コンペアレジス
タに比較値を設定する演算回路とを有するデューティ比
判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237017A JPH0748647B2 (ja) | 1988-09-20 | 1988-09-20 | デューティ比判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237017A JPH0748647B2 (ja) | 1988-09-20 | 1988-09-20 | デューティ比判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284812A JPH0284812A (ja) | 1990-03-26 |
| JPH0748647B2 true JPH0748647B2 (ja) | 1995-05-24 |
Family
ID=17009154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237017A Expired - Fee Related JPH0748647B2 (ja) | 1988-09-20 | 1988-09-20 | デューティ比判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748647B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2271232B (en) * | 1992-10-03 | 1997-05-07 | Motorola Inc | Pulse generation/sensing arrangement for use in a microprocessor system |
| JP3333248B2 (ja) * | 1992-11-10 | 2002-10-15 | 株式会社東芝 | デューティ検出回路 |
| US5444403A (en) * | 1992-12-22 | 1995-08-22 | Kabushiki Kaisha Toshiba | Duty discriminating circuit |
| WO2008004322A1 (en) | 2006-07-07 | 2008-01-10 | Panasonic Corporation | Brushless motor drive circuit and motor having the same |
| CN101582732B (zh) * | 2009-06-10 | 2012-07-04 | 中兴通讯股份有限公司 | 一种时钟检测的方法及装置 |
| JP7190300B2 (ja) * | 2017-11-29 | 2022-12-15 | キヤノン株式会社 | データキャリア装置、画像形成装置の交換ユニット及び通信システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326144A (ja) * | 1986-07-18 | 1988-02-03 | Fujitsu Ten Ltd | デイジタル遅延検波回路 |
| JPS63187913A (ja) * | 1987-01-30 | 1988-08-03 | Mitsubishi Electric Corp | パルスデユ−テイ検出回路 |
-
1988
- 1988-09-20 JP JP63237017A patent/JPH0748647B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0284812A (ja) | 1990-03-26 |
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