JPH01171279A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01171279A JPH01171279A JP62333537A JP33353787A JPH01171279A JP H01171279 A JPH01171279 A JP H01171279A JP 62333537 A JP62333537 A JP 62333537A JP 33353787 A JP33353787 A JP 33353787A JP H01171279 A JPH01171279 A JP H01171279A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- carrier concentration
- gaas
- semiconductor device
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヘテロ接合電界効果トランジスタ（ＦＥＴ）に
係わり、特にゲート直下にバリアー層を挿入することに
よりリセス工程を容易にし、ゲート耐圧、相互コンダク
タンスの向上を可能にした半導体装置に関するものであ
る。
係わり、特にゲート直下にバリアー層を挿入することに
よりリセス工程を容易にし、ゲート耐圧、相互コンダク
タンスの向上を可能にした半導体装置に関するものであ
る。
一般に、ＧａＡＳＦＥＴは高速、高周波特性に優れたデ
バイスとして注目されており、その中でショットキーゲ
ートＦＥＴ （ＭＥＳＦＥＴ）が実用化されている。
バイスとして注目されており、その中でショットキーゲ
ートＦＥＴ （ＭＥＳＦＥＴ）が実用化されている。
このＭＥＳＦＥＴは第６図に示すように半絶縁性ＧａＡ
ｓ基板上１上にバッファ層２３、活性層２５を形成し、
その上にソース電極１１、ゲート電極１５、ドレイン電
極１３の３つの電極を形成した構造になっている。ソー
ス、ドレイン両電極は活性１１２５とオーミック接触し
、ゲート電極１５は活性層１５の半導体とショットキー
接触をしており、この障壁電位によって半導体中に空乏
層が拡がり、この厚みをゲート電圧で制御することによ
りチャンネルの断面積が変化し、ソース・ドレイン間の
電流を制御している。またバッフｙＮ２３は、基板の結
晶性の影響を少なくするために設けられている。
ｓ基板上１上にバッファ層２３、活性層２５を形成し、
その上にソース電極１１、ゲート電極１５、ドレイン電
極１３の３つの電極を形成した構造になっている。ソー
ス、ドレイン両電極は活性１１２５とオーミック接触し
、ゲート電極１５は活性層１５の半導体とショットキー
接触をしており、この障壁電位によって半導体中に空乏
層が拡がり、この厚みをゲート電圧で制御することによ
りチャンネルの断面積が変化し、ソース・ドレイン間の
電流を制御している。またバッフｙＮ２３は、基板の結
晶性の影響を少なくするために設けられている。
また第７図に示すものは高移動度トランジスタ（ＨＥＭ
Ｔ）を示し、半絶縁性ＧａＡｓ１板３１上にアンドープ
のＧａＡｓ層３３、ドナー不純物をドープしたｎ型Ａ１
１ｚＧａ＋−、Ａｓ層３５、コンタクト層３７を設けた
構造をしており、ｎ型Ａｊ！、１ＧａＩ−ＸＡｓ層３５
からＧａＡｓ層３３へ電子が落ち込むことによりペテロ
接合界面近傍に２次元電子ガス３３ｅが形成され、散乱
源となるイオン化したドナーと空間的に分離され、クー
ロン散乱が減少して高移動度を達成している。
Ｔ）を示し、半絶縁性ＧａＡｓ１板３１上にアンドープ
のＧａＡｓ層３３、ドナー不純物をドープしたｎ型Ａ１
１ｚＧａ＋−、Ａｓ層３５、コンタクト層３７を設けた
構造をしており、ｎ型Ａｊ！、１ＧａＩ−ＸＡｓ層３５
からＧａＡｓ層３３へ電子が落ち込むことによりペテロ
接合界面近傍に２次元電子ガス３３ｅが形成され、散乱
源となるイオン化したドナーと空間的に分離され、クー
ロン散乱が減少して高移動度を達成している。
さらに第７図において、バリア層、活性層ともアンドー
プにしたＳ Ｉ Ｓ （Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｐｎｄｕｃｔｏｒ
） Ｆ Ｅ Ｔやヘテロ接合ＦＥＴも提案されている。
プにしたＳ Ｉ Ｓ （Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｐｎｄｕｃｔｏｒ
） Ｆ Ｅ Ｔやヘテロ接合ＦＥＴも提案されている。
しかしながら、例えば第６図に示したＱａＡｉＦＥＴ、
或いはＡｊ！ＧａＡｓヘテロバッフ７ＦＥＴ（図示せず
）は、ＧａＡｓ活性層へ直接ショットキーコンタクトを
とっているためゲート耐圧が低く、また相互コンダクタ
ンスがそれほど大きくすることができないため高周波特
性が悪い（例えば１．５ｄＢ ａｔ １２ＧＨｚ）とい
う欠点があった。
或いはＡｊ！ＧａＡｓヘテロバッフ７ＦＥＴ（図示せず
）は、ＧａＡｓ活性層へ直接ショットキーコンタクトを
とっているためゲート耐圧が低く、また相互コンダクタ
ンスがそれほど大きくすることができないため高周波特
性が悪い（例えば１．５ｄＢ ａｔ １２ＧＨｚ）とい
う欠点があった。
また第７図に示すＨＥＭＴ （または逆ＨＥＭＴ）の場
合は活性層に当たる部分がアンドープであるためチャン
ネルを流れるキャリア濃度に限界があり、そのため相互
コンダクタンスを大きくできないという問題がある。
合は活性層に当たる部分がアンドープであるためチャン
ネルを流れるキャリア濃度に限界があり、そのため相互
コンダクタンスを大きくできないという問題がある。
また５ＩＳＦＥＴやヘテロ接合ＦＥＴの場合も、いづれ
もバリア層、活性層がアンドープであるため同様に相互
コンダクタンスを大きくできないという問題があった。
もバリア層、活性層がアンドープであるため同様に相互
コンダクタンスを大きくできないという問題があった。
本発明は上記問題点を解決するためのもので、ゲート直
下に高キャリア濃度のバリアー層を挿入することにより
リセス工程を容易にし、ゲート耐圧、相互コンダクタン
スを向上させることができる半導体装置を提供すること
を目的とする。
下に高キャリア濃度のバリアー層を挿入することにより
リセス工程を容易にし、ゲート耐圧、相互コンダクタン
スを向上させることができる半導体装置を提供すること
を目的とする。
そのために本発明の半導体装置は、ヘテロ接合を有する
高移動度半導体装置において、ＧａＡｓ活性層とＧａＡ
ｓコンタクト層間に高キャリア濃度のＡｊ！ＧａＡｓバ
リア層を設けたことを特徴とする。
高移動度半導体装置において、ＧａＡｓ活性層とＧａＡ
ｓコンタクト層間に高キャリア濃度のＡｊ！ＧａＡｓバ
リア層を設けたことを特徴とする。
本発明の半導体装置は、Ｇ ａ Ａ ｓ ／ Ａ ｊ！
Ｇ ａ ＡＳヘテロ接合を有する高移動度半導体装置
において、Ｑ ａ Ａ ｓ活性層とＧａＡｓコンタクト
層間に高キャリア濃度のＡβＧａＡｓバリア層を設けて
活性層の実効キャリア濃度を高めて活性層の厚みを薄く
することができ、相互コンダクタンスを大きくして高周
波特性を改善することができ、またＡ Ｉ Ｇ ａ Ａ
ｓバリア層の存在により選択エツチングを可能として
、素子特性の面内均一性、再現性を向上させることが可
能となる。
Ｇ ａ ＡＳヘテロ接合を有する高移動度半導体装置
において、Ｑ ａ Ａ ｓ活性層とＧａＡｓコンタクト
層間に高キャリア濃度のＡβＧａＡｓバリア層を設けて
活性層の実効キャリア濃度を高めて活性層の厚みを薄く
することができ、相互コンダクタンスを大きくして高周
波特性を改善することができ、またＡ Ｉ Ｇ ａ Ａ
ｓバリア層の存在により選択エツチングを可能として
、素子特性の面内均一性、再現性を向上させることが可
能となる。
以下、実施例を図面に基づき説明する。
第１図は本発明の半導体装置のエピタキシャル層構造を
示す図、第２図はデバイス構造を示す図で、図中１は半
絶縁性ＧａＡＳ基板、３はアンドープＡＲｘ Ｇａｔ−
Ｘ Ａｓ （０≦Ｘ≦０．５）バッファ層、５はｎ−Ｇ
ａＡｓ活性層、７はｎ” −Ａｉ、 Ｇａ、−、Ａｓ
（０，２≦ｙ≦０．５）バリア層、９はコンタクト層、
１１はソース電極、１３はドレイン電極、１５はゲート
電極である。
示す図、第２図はデバイス構造を示す図で、図中１は半
絶縁性ＧａＡＳ基板、３はアンドープＡＲｘ Ｇａｔ−
Ｘ Ａｓ （０≦Ｘ≦０．５）バッファ層、５はｎ−Ｇ
ａＡｓ活性層、７はｎ” −Ａｉ、 Ｇａ、−、Ａｓ
（０，２≦ｙ≦０．５）バリア層、９はコンタクト層、
１１はソース電極、１３はドレイン電極、１５はゲート
電極である。
本発明においては、第１図に示すように各層をエピタキ
シャル成長させ、コンタクト層１１上にソース電極１１
とドレイン電極１３を形成した後、エツチングによりコ
ンタクト層の一部を除去してゲート電極１５を形成する
。この場合１，６７！、 Ｇａｔ−、ＡｓバリアＮ７が
存在するので、ＧａＡｓ層５のみ溶解する選択エツチン
グを行うことができ、リセス工程における歩留まりを向
上させると共に、面内均一性、再現性を向上させること
ができる。この場合選択エツチングはウェットプロセス
でもドライプロセスでもどちらでもよい。またバリア層
７をｎ゛にドープして高キャリア濃度としているので、
バリア層の電子が活性層に落ち込み、活性層の実効的な
キャリア濃度をさらに高くし、その結果活性層の厚みを
薄クシて相互コンダクタンスを大きくすることが可能と
なる。
シャル成長させ、コンタクト層１１上にソース電極１１
とドレイン電極１３を形成した後、エツチングによりコ
ンタクト層の一部を除去してゲート電極１５を形成する
。この場合１，６７！、 Ｇａｔ−、ＡｓバリアＮ７が
存在するので、ＧａＡｓ層５のみ溶解する選択エツチン
グを行うことができ、リセス工程における歩留まりを向
上させると共に、面内均一性、再現性を向上させること
ができる。この場合選択エツチングはウェットプロセス
でもドライプロセスでもどちらでもよい。またバリア層
７をｎ゛にドープして高キャリア濃度としているので、
バリア層の電子が活性層に落ち込み、活性層の実効的な
キャリア濃度をさらに高くし、その結果活性層の厚みを
薄クシて相互コンダクタンスを大きくすることが可能と
なる。
またバッファＮ３をアンドープとすることにより、バッ
ファ層の寄生電流を減少させてピンチオフ特性を向上さ
せ、相互コンダクタンスを大きくすることとの相乗効果
により高周波特性を向上させることが可能となる。
ファ層の寄生電流を減少させてピンチオフ特性を向上さ
せ、相互コンダクタンスを大きくすることとの相乗効果
により高周波特性を向上させることが可能となる。
第３図は本発明の半導体装置の好ましいキャリア濃度と
各層の厚みを示したものである。
各層の厚みを示したものである。
コンタクト層９は、オーミックコンタクトを形成するた
めにキャリア濃度ｎ、４を１０１６（Ｊｌ−”オーダー
程度と高くし、厚みｔｌは電極が十分形成できる程度の
５０〜３００ ｎｍとするのが好ましい。
めにキャリア濃度ｎ、４を１０１６（Ｊｌ−”オーダー
程度と高くし、厚みｔｌは電極が十分形成できる程度の
５０〜３００ ｎｍとするのが好ましい。
バリア層７は活性Ｗｉ５への電子供給源としてキャリア
濃度ｎ！４をＩＱ”ａｍ−’オーダー程度と高くし、ま
たコンタクト層９と活性Ｎ５との距離を短くするため５
ｐｍ〜３０ｎｍと薄くするのが好ましい。
濃度ｎ！４をＩＱ”ａｍ−’オーダー程度と高くし、ま
たコンタクト層９と活性Ｎ５との距離を短くするため５
ｐｍ〜３０ｎｍと薄くするのが好ましい。
活性層５はキャリア濃度をｌ Ｑ １６〜ｌ Ｑ ｌ１
ｌｃｆｆｌ−１程度、厚みｔ、を１０〜３ＱＱｎｍとす
るのが好ましい。
ｌｃｆｆｌ−１程度、厚みｔ、を１０〜３ＱＱｎｍとす
るのが好ましい。
バッファ層３は寄生電流を減らすためにキャリア濃度ｎ
２を１０′５以下と小さくして電気抵抗を大きくし、ま
た基板の結晶性及び基板とバッファ層の界面の影響を活
性層に与えないようにするため厚みｔ４を５００ｎｍ以
上と比較的厚くするのが好ましい。
２を１０′５以下と小さくして電気抵抗を大きくし、ま
た基板の結晶性及び基板とバッファ層の界面の影響を活
性層に与えないようにするため厚みｔ４を５００ｎｍ以
上と比較的厚くするのが好ましい。
次に本発明の実施例を示す。
第４図は本発明のエピタキシャル成長層の構造の一実施
例を示す図、第５図はデバイス構造の一実施例を示す図
である。
例を示す図、第５図はデバイス構造の一実施例を示す図
である。
本実施例においては、バッファ層３はＡ１゜、３Ｇａｏ
、ｔＡｓ：アンドープ、１．０ｐｍ厚み、活性Ｎ５はＧ
ａＡｓ：Ｓｉドープ（ｎ＋＝５Ｘ１０１６ｃｍ−３）
、６０ ｎｍ厚み、バリアＮ７はＡＪｏ、ｚＧａｏ、ｔ
Ａ ｓ ： Ｓ ｌ ドープ（ｎｚ ” ＝ＩＸ１
０１ＩＩＣＩｍ−’） 、１５ ｎｍ厚み、コンタクト
層９はＧａＡｓ ：Ｓｉ ドープ（ｎ＋ ” ＝
２ Ｘ １０ＩＩｌａｍ−’） 、１１００ｎ厚みであ
る。またゲートはＡ１電極で０゜５μｍ長、ソース、ド
レイン電極はＡ ｕ Ｇ ｅ ／ Ｎｉ ／ Ａ ｕの
３層構造とした。
、ｔＡｓ：アンドープ、１．０ｐｍ厚み、活性Ｎ５はＧ
ａＡｓ：Ｓｉドープ（ｎ＋＝５Ｘ１０１６ｃｍ−３）
、６０ ｎｍ厚み、バリアＮ７はＡＪｏ、ｚＧａｏ、ｔ
Ａ ｓ ： Ｓ ｌ ドープ（ｎｚ ” ＝ＩＸ１
０１ＩＩＣＩｍ−’） 、１５ ｎｍ厚み、コンタクト
層９はＧａＡｓ ：Ｓｉ ドープ（ｎ＋ ” ＝
２ Ｘ １０ＩＩｌａｍ−’） 、１１００ｎ厚みであ
る。またゲートはＡ１電極で０゜５μｍ長、ソース、ド
レイン電極はＡ ｕ Ｇ ｅ ／ Ｎｉ ／ Ａ ｕの
３層構造とした。
このような構造とすることにより素子特性は、２インチ
φ基板面内において±２％の誤差で、スレッシコールド
電圧■い＝−２，０Ｖ、コンダクタンスｇ ｍ ＝ ５
００ ｍ Ｓ ／ ｕ、ノイズフィギアＮＦ＝１．０ｄ
Ｂ （ａｔ１８ＧＨｚ） 、ゲート耐圧■Ｇ１４ＡＸ−
＋１． ２Ｖが得られた。
φ基板面内において±２％の誤差で、スレッシコールド
電圧■い＝−２，０Ｖ、コンダクタンスｇ ｍ ＝ ５
００ ｍ Ｓ ／ ｕ、ノイズフィギアＮＦ＝１．０ｄ
Ｂ （ａｔ１８ＧＨｚ） 、ゲート耐圧■Ｇ１４ＡＸ−
＋１． ２Ｖが得られた。
以上のように本発明によれば、次のような効果が達成さ
れる。
れる。
■従来のＧａＡｓＦＥＴもしくはＡｌＧａ、１１．５ヘ
テロバッファＦＥＴと同じくゲートはリセス構造をとる
が、ｎ”−Ａｌ、Ｇａ＋−ｙ Ａｓバリア層との選択エ
ツチングが可能となり、素子特性の面内均一性、再現性
を格段に向上させるととができる。
テロバッファＦＥＴと同じくゲートはリセス構造をとる
が、ｎ”−Ａｌ、Ｇａ＋−ｙ Ａｓバリア層との選択エ
ツチングが可能となり、素子特性の面内均一性、再現性
を格段に向上させるととができる。
■バリア層がｎ４にドープされているので、ＨＥＭＴと
同様の原理により活性層の実効的なキャリア濃度をさら
に高くすることができ、かつ活性層の厚みを薄くするこ
とが可能であるから、相互コンダクタ中スを大きくする
ことができる。
同様の原理により活性層の実効的なキャリア濃度をさら
に高くすることができ、かつ活性層の厚みを薄くするこ
とが可能であるから、相互コンダクタ中スを大きくする
ことができる。
ン
■バッファ層がアンドープのＡ １ ｘ Ｇ ａ ＋
−＊ Ａ ｓ（Ｘ≠０）の場合にピンチオフ特性を向上
させることができ、相互コンダクタンスを大きくするこ
ととの相乗効果により高周波特性を向上させることが可
能となる。
−＊ Ａ ｓ（Ｘ≠０）の場合にピンチオフ特性を向上
させることができ、相互コンダクタンスを大きくするこ
ととの相乗効果により高周波特性を向上させることが可
能となる。
第１図は本発明の半導体装置のエピタキシャル層構造を
示す図、第２図はデバイス構造を示す図、第３図はキャ
リア濃度と各層の厚みを示す図、第４図は本発明の半導
体装置のエピタキシャル層構造の一実施例を示す図、第
５図はデバイス構造の一実施例を示す図、第６図は従来
のＧａＡｓＦＥＴの構造を示す図、第７図は従来の高移
動度トランジスタの構造を示す図である。 Ｉ・・・半絶縁性ＧａＡｓ基板、３・・・アンドープＡ
ｌ１Ｘａａ＋−ｘ Ａｓ１ｉｉからなるバッファ層、５
＝−ｎ−ＧａＡｓ活性層、７・＝ｎ” Ａ１１ｙ
Ｇａ＋−ｙ ＡＳバリア層、９・・・コンタクト層、１
１・・・ソース、１３・・・ドレイン、１５・・・ケー
ト。 出 願 人 三菱モンサント化成株式会社（外１名
） 代理人 弁理士 蛭 川 昌 信（外３名）第４図 第５図
示す図、第２図はデバイス構造を示す図、第３図はキャ
リア濃度と各層の厚みを示す図、第４図は本発明の半導
体装置のエピタキシャル層構造の一実施例を示す図、第
５図はデバイス構造の一実施例を示す図、第６図は従来
のＧａＡｓＦＥＴの構造を示す図、第７図は従来の高移
動度トランジスタの構造を示す図である。 Ｉ・・・半絶縁性ＧａＡｓ基板、３・・・アンドープＡ
ｌ１Ｘａａ＋−ｘ Ａｓ１ｉｉからなるバッファ層、５
＝−ｎ−ＧａＡｓ活性層、７・＝ｎ” Ａ１１ｙ
Ｇａ＋−ｙ ＡＳバリア層、９・・・コンタクト層、１
１・・・ソース、１３・・・ドレイン、１５・・・ケー
ト。 出 願 人 三菱モンサント化成株式会社（外１名
） 代理人 弁理士 蛭 川 昌 信（外３名）第４図 第５図
Claims (6)
- （１）ヘテロ接合を有する高移動度半導体装置において
、ＧａＡｓ活性層とＧａＡｓコンタクト層間に高キャリ
ア濃度のＡｌＧａＡｓバリア層を設けたことを特徴とす
る半導体装置。 - （２）バリア層のキャリア濃度は１×１０＾１＾８〜５
×１０＾１＾８ｃｍ＾−＾３である特許請求の範囲第１
項記載の半導体装置。 - （３）活性層のキャリア濃度は５×１０＾１＾６〜２×
１０＾１＾８ｃｍ＾−＾３である特許請求の範囲第１項
記載の半導体装置。 - （４）ＧａＡｓ活性層は、ＧａＡｓ又はＡ、ＧａＡｓの
バッファ層を介して半絶縁性ＧａＡｓ基板上に形成され
ている特許請求の範囲第１項記載の半導体装置。 - （５）バリア層の厚みは５〜３０ｎｍである特許請求の
範囲第２項記載の半導体装置。 - （６）活性層の厚みは１０〜３００ｎｍである特許請求
の範囲第３項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333537A JPH01171279A (ja) | 1987-12-25 | 1987-12-25 | 半導体装置 |
| EP88312355A EP0323220A3 (en) | 1987-12-25 | 1988-12-28 | Hetero junction field effect transistor device |
| US07/659,487 US5153682A (en) | 1987-12-25 | 1991-02-25 | HEMT device with doped active layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333537A JPH01171279A (ja) | 1987-12-25 | 1987-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171279A true JPH01171279A (ja) | 1989-07-06 |
Family
ID=18267158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333537A Pending JPH01171279A (ja) | 1987-12-25 | 1987-12-25 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5153682A (ja) |
| EP (1) | EP0323220A3 (ja) |
| JP (1) | JPH01171279A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006711B1 (ko) * | 1991-09-12 | 1994-07-25 | 포항종합제철 주식회사 | 델타도핑 양자 우물전계 효과 트랜지스터의 제조방법 |
| JPH05121454A (ja) * | 1991-10-29 | 1993-05-18 | Rohm Co Ltd | 化合物半導体装置 |
| GB9126480D0 (en) * | 1991-12-13 | 1992-02-12 | Toshiba Cambridge Res Center | Velocity modulation transistor |
| US5336923A (en) * | 1992-12-31 | 1994-08-09 | Honeywell, Inc. | Varactor diode having a stepped capacitance-voltage profile |
| US5374328A (en) * | 1993-03-25 | 1994-12-20 | Watkins Johnson Company | Method of fabricating group III-V compound |
| US5994727A (en) * | 1997-09-30 | 1999-11-30 | Samsung Electronics Co., Ltd. | High performance gaas field effect transistor structure |
| US6057566A (en) * | 1998-04-29 | 2000-05-02 | Motorola, Inc. | Semiconductor device |
| US6521961B1 (en) * | 2000-04-28 | 2003-02-18 | Motorola, Inc. | Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor |
| CA2456662A1 (en) * | 2001-08-07 | 2003-02-20 | Jan Kuzmik | High electron mobility devices |
| JP2003086767A (ja) * | 2001-09-14 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2003133334A (ja) * | 2001-10-25 | 2003-05-09 | Murata Mfg Co Ltd | ヘテロ接合電界効果トランジスタ |
| JP5551790B2 (ja) * | 2009-12-03 | 2014-07-16 | エプコス アクチエンゲゼルシャフト | 横方向のエミッタおよびコレクタを有するバイポーラトランジスタならびに製造方法 |
| CN116344612B (zh) * | 2023-05-24 | 2023-08-04 | 湖北九峰山实验室 | 垂直功率器件及其制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| JPS5728322A (en) * | 1980-07-28 | 1982-02-16 | Fujitsu Ltd | Formation of semiconductor single crystal layer |
| EP0064370B1 (en) * | 1981-04-23 | 1989-06-28 | Fujitsu Limited | High electron mobility semiconductor device |
| JPS61237473A (ja) * | 1985-04-15 | 1986-10-22 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| US4987462A (en) * | 1987-01-06 | 1991-01-22 | Texas Instruments Incorporated | Power MISFET |
-
1987
- 1987-12-25 JP JP62333537A patent/JPH01171279A/ja active Pending
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1988
- 1988-12-28 EP EP88312355A patent/EP0323220A3/en not_active Ceased
-
1991
- 1991-02-25 US US07/659,487 patent/US5153682A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0323220A2 (en) | 1989-07-05 |
| US5153682A (en) | 1992-10-06 |
| EP0323220A3 (en) | 1989-10-04 |
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