JPH0117190B2 - - Google Patents
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- Publication number
- JPH0117190B2 JPH0117190B2 JP3997081A JP3997081A JPH0117190B2 JP H0117190 B2 JPH0117190 B2 JP H0117190B2 JP 3997081 A JP3997081 A JP 3997081A JP 3997081 A JP3997081 A JP 3997081A JP H0117190 B2 JPH0117190 B2 JP H0117190B2
- Authority
- JP
- Japan
- Prior art keywords
- rom
- area
- memory
- image memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T17/00—Three-dimensional [3D] modelling for computer graphics
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Geometry (AREA)
- Software Systems (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
本発明は、マスク位置および大きさを簡単に変
更できるマスク演算回路に関する。
更できるマスク演算回路に関する。
一般に図形処理で画像データを扱う場合、処理
単位は矩形領域とし、それを画像メモリから切出
し、切出した矩形領域は更にこれを任意の大きさ
の領域に分割し、その分割小領域に対して演算を
行なう、等の操作を行なうことが多い。画像デー
タを矩形領域単位で扱うことはメモリの読出しに
当りそのアドレス演算を行なうに際し有利であ
り、そしてメモリ空間上の任意の場所の任意の大
きさの領域の読出しはソフトウエアでも勿論可能
であるが、アクセス時間が長く図形処理に多くの
時間がかゝるので、専用画像メモリと専用バスラ
インを用いて矩形領域を高速に切出しデータ処理
するハードウエアが種々考案されている。
単位は矩形領域とし、それを画像メモリから切出
し、切出した矩形領域は更にこれを任意の大きさ
の領域に分割し、その分割小領域に対して演算を
行なう、等の操作を行なうことが多い。画像デー
タを矩形領域単位で扱うことはメモリの読出しに
当りそのアドレス演算を行なうに際し有利であ
り、そしてメモリ空間上の任意の場所の任意の大
きさの領域の読出しはソフトウエアでも勿論可能
であるが、アクセス時間が長く図形処理に多くの
時間がかゝるので、専用画像メモリと専用バスラ
インを用いて矩形領域を高速に切出しデータ処理
するハードウエアが種々考案されている。
ところがハードウエアで矩形領域の演算を行な
う場合、固定の大きさの矩形領域に対しては簡単
に回路を構成できるが、可変矩形領域に対しては
バツフアメモリの構成、アドレス計算などが厄介
で回路構成が複雑になる。本発明は画像メモリの
任意の部分より任意の大きさに切出した矩形領域
の、更にその任意に分割した領域に対するマスク
演算を簡単に実施できる回路を提供しようとする
ものであり、特徴とする所は画像メモリの記憶領
域内の任意の領域の所定部分の画像データに対し
てマスク演算を行なう回路において、該画像メモ
リの各走査線分の読出し出力を複数個に分割した
ものの１つをアドレス信号の一部として受ける第
１の複数個の読取り専用メモリと、該メモリのア
ドレス信号の残部を構成し該メモリのアドレス信
号の一部の個々を選択させる信号を出力する第２
の複数個の読取り専用メモリとを備えることにあ
る。以下図面を参照しながらこれを詳細に説明す
る。
う場合、固定の大きさの矩形領域に対しては簡単
に回路を構成できるが、可変矩形領域に対しては
バツフアメモリの構成、アドレス計算などが厄介
で回路構成が複雑になる。本発明は画像メモリの
任意の部分より任意の大きさに切出した矩形領域
の、更にその任意に分割した領域に対するマスク
演算を簡単に実施できる回路を提供しようとする
ものであり、特徴とする所は画像メモリの記憶領
域内の任意の領域の所定部分の画像データに対し
てマスク演算を行なう回路において、該画像メモ
リの各走査線分の読出し出力を複数個に分割した
ものの１つをアドレス信号の一部として受ける第
１の複数個の読取り専用メモリと、該メモリのア
ドレス信号の残部を構成し該メモリのアドレス信
号の一部の個々を選択させる信号を出力する第２
の複数個の読取り専用メモリとを備えることにあ
る。以下図面を参照しながらこれを詳細に説明す
る。
第１図は図形処理システムの概要を示し、10は
画像メモリ、１２は画像データバス、１４はマス
ク回路、１６はアドレス制御部である。画像メモ
リ１０は２次元的に表現して第２図に示すよう
に、例えばＮ行×Ｎ列のマトリクス平面であり、
これに２次元画像データが書込まれるとすること
ができる。このＮ×Ｎ平面の画像データの任意の
点ｘ，ｙに続くｎ×ｎの矩形領域を抜き出し、こ
の矩形領域中の一部分にマスク演算を行なう。画
像メモリ１０から矩形領域を切出す操作は第３図
の回路で実行できる。この図で１８はカウンタ
で、タイミング信号S2を受け、これを計数して読
取り専用メモリ（ROM）２０のアドレス信号を
作る。ROM２０も第１図の画像メモリ１０と同
じくＮ×Ｎの記憶領域を持ちそして画像メモリ１
０も同じタイミング信号を受けそれを計数してア
ドレス信号を作るので、ROM２０は画像メモリ
１０と同期してかつ同じアドレスのメモリセルを
アクセスされることになる。ROM２０には前記
位置ｘ，ｙから始まるｎ×ｎの領域のメモリセル
にはデータ“１”を、そして他の領域のメモリセ
ルにはデータ“０”を書込んでおくと、ｎ×ｎの
矩形領域がアクセスされる間アンドゲートＧが開
いて画像メモリ１０の読出し出力S1を通過し、そ
の他の領域がアクセスされる間該ゲートＧは閉
じ、こうしてｎ×ｎの矩形領域の切出しが行なえ
る。
画像メモリ、１２は画像データバス、１４はマス
ク回路、１６はアドレス制御部である。画像メモ
リ１０は２次元的に表現して第２図に示すよう
に、例えばＮ行×Ｎ列のマトリクス平面であり、
これに２次元画像データが書込まれるとすること
ができる。このＮ×Ｎ平面の画像データの任意の
点ｘ，ｙに続くｎ×ｎの矩形領域を抜き出し、こ
の矩形領域中の一部分にマスク演算を行なう。画
像メモリ１０から矩形領域を切出す操作は第３図
の回路で実行できる。この図で１８はカウンタ
で、タイミング信号S2を受け、これを計数して読
取り専用メモリ（ROM）２０のアドレス信号を
作る。ROM２０も第１図の画像メモリ１０と同
じくＮ×Ｎの記憶領域を持ちそして画像メモリ１
０も同じタイミング信号を受けそれを計数してア
ドレス信号を作るので、ROM２０は画像メモリ
１０と同期してかつ同じアドレスのメモリセルを
アクセスされることになる。ROM２０には前記
位置ｘ，ｙから始まるｎ×ｎの領域のメモリセル
にはデータ“１”を、そして他の領域のメモリセ
ルにはデータ“０”を書込んでおくと、ｎ×ｎの
矩形領域がアクセスされる間アンドゲートＧが開
いて画像メモリ１０の読出し出力S1を通過し、そ
の他の領域がアクセスされる間該ゲートＧは閉
じ、こうしてｎ×ｎの矩形領域の切出しが行なえ
る。
しかしROM２０では矩形領域の始点アドレス
ｘ，ｙが変れば、また大きさｎ×ｎが変れば、
ROM２０それ自体を交換せねばならず、厄介で
ある。演算対象領域は前述のように種々変更でき
ることが望まれる。第４図は矩形領域の他の例を
示し、ａ，ｂ，ｃは縦割りの例で、Ｎ×Ｎ画像メ
モリ記憶領域を垂直線で３等分し、斜線を付して
示すその左側、右側、および中央を矩形領域とす
る例、またｄ，ｅ，ｆは水平線で３等分し、その
上部、下部、および中央を矩形領域とする例であ
る。なお画像メモリ１０の読出しは水平方向に主
走査、垂直方向に副走査して行なう。このように
演算対象領域は種々変るので、始点座標ｘ，ｙお
よび大きさｎ×ｎなどが変つても例えばソフトウ
エア的に容易にそれに対処できるハードウエアが
望まれる。
ｘ，ｙが変れば、また大きさｎ×ｎが変れば、
ROM２０それ自体を交換せねばならず、厄介で
ある。演算対象領域は前述のように種々変更でき
ることが望まれる。第４図は矩形領域の他の例を
示し、ａ，ｂ，ｃは縦割りの例で、Ｎ×Ｎ画像メ
モリ記憶領域を垂直線で３等分し、斜線を付して
示すその左側、右側、および中央を矩形領域とす
る例、またｄ，ｅ，ｆは水平線で３等分し、その
上部、下部、および中央を矩形領域とする例であ
る。なお画像メモリ１０の読出しは水平方向に主
走査、垂直方向に副走査して行なう。このように
演算対象領域は種々変るので、始点座標ｘ，ｙお
よび大きさｎ×ｎなどが変つても例えばソフトウ
エア的に容易にそれに対処できるハードウエアが
望まれる。
第５図および第６図は本発明の１実施例を示
す。第５図は画像メモリ１０の１走査線分の読出
し出力を発生する回路で、２２ａ，２２ｂ，２２
ｃ……は複数ａビツトのシフトレジスタであり、
複数ｂ個設けられ（ａ×ｂ＝Ｎとする）、各々は
縦続接続される。これらのレジスタはタイミング
信号S2でメモリ１０の読出し出力S1を順次取込
み、従つてレジスタ各段からの出力DOはＮビツ
トのメモリ１０の１走査線分の読出し出力と同じ
となる。但し全出力が揃う時点では１走査周期遅
延している。かゝる出力DOは第６図のROM２
６ａ，２６ｂ……の入力となる。第６図は各々複
数個からなるROM群２４および２６（ａ，ｂ，
ｃ……は相互を区別する添字）を備え、ｎ×Ｎの
マスクを構成する。前段のROM２４は後段の
ROM２６の制御用、後段ROM２６は演算用で
ある。前段ROM２４へは例えば８ビツトの制御
信号S3が入力し、領域指定などを行なう。例えば
信号S3によりROM２４ａのみが後段ROM２６
ａを有効動作させ、他のROM２４ｂ，２４ｃ…
…はその後段ROMを無効にする（例えば常に
“０”出力にする）と、第４図ａに示す演算領域
が設定されたことになる。但しこゝでｎはROM
２６ａに入力する出力DOのビツト数に等しい。
ｎが大なる場合は、後続するROM２６ｂ，２６
ｃ……を有効にすればよい。また演算対象領域が
第４図ｃのように中央にある場合は、それに対応
するROM例えば２６ｃ，２６ｄなどを有効に
し、その前後のROMを無効にすればよい。更
に、領域を第４図ｄ，ｅ，ｆのように水平にとる
場合は走査方向を主、副逆にする、或いはROM
２６の全部を有効にしかつ別にゲートを設けて対
象領域外の水平走査出力に対応する分は禁止する
など適宜の方法をとればよい。
す。第５図は画像メモリ１０の１走査線分の読出
し出力を発生する回路で、２２ａ，２２ｂ，２２
ｃ……は複数ａビツトのシフトレジスタであり、
複数ｂ個設けられ（ａ×ｂ＝Ｎとする）、各々は
縦続接続される。これらのレジスタはタイミング
信号S2でメモリ１０の読出し出力S1を順次取込
み、従つてレジスタ各段からの出力DOはＮビツ
トのメモリ１０の１走査線分の読出し出力と同じ
となる。但し全出力が揃う時点では１走査周期遅
延している。かゝる出力DOは第６図のROM２
６ａ，２６ｂ……の入力となる。第６図は各々複
数個からなるROM群２４および２６（ａ，ｂ，
ｃ……は相互を区別する添字）を備え、ｎ×Ｎの
マスクを構成する。前段のROM２４は後段の
ROM２６の制御用、後段ROM２６は演算用で
ある。前段ROM２４へは例えば８ビツトの制御
信号S3が入力し、領域指定などを行なう。例えば
信号S3によりROM２４ａのみが後段ROM２６
ａを有効動作させ、他のROM２４ｂ，２４ｃ…
…はその後段ROMを無効にする（例えば常に
“０”出力にする）と、第４図ａに示す演算領域
が設定されたことになる。但しこゝでｎはROM
２６ａに入力する出力DOのビツト数に等しい。
ｎが大なる場合は、後続するROM２６ｂ，２６
ｃ……を有効にすればよい。また演算対象領域が
第４図ｃのように中央にある場合は、それに対応
するROM例えば２６ｃ，２６ｄなどを有効に
し、その前後のROMを無効にすればよい。更
に、領域を第４図ｄ，ｅ，ｆのように水平にとる
場合は走査方向を主、副逆にする、或いはROM
２６の全部を有効にしかつ別にゲートを設けて対
象領域外の水平走査出力に対応する分は禁止する
など適宜の方法をとればよい。
後段ROM２６は入力信号ビツト中の“１”
（黒）の個数の計数出力を生じる等の演算結果を
出力する。これは前段ROM２４からの信号と出
力DOの当該ROM入力分とをアドレス信号とし、
該信号でアクセスして当該アドレスの記憶内容を
読み出すことにより行なう。例えばROM２６ａ
に入力するROM２４ａからの信号は1111の４ビ
ツトであり（“１”は“有効”を示し、従つてこ
の場合は２６ａへのDO成分DOa全部採用を示
す）、またROM２６ａへ入力するDOaは0111の
４ビツトであつたとすると、ROM２６ａのアド
レス11110111にはデータ“３”を書込んでおけ
ば、上記演算結果を出力することができる。他の
ROMについても同様である。なおROM２６の
出力を直列伝送する場合は入力信号が揃つた時点
でストローブ信号S4を上げて読出しを行なう。ま
たこの方式であると前段ROM２４は後段ROM
有効、無効だけでなく、その入力のDO成分の何
ビツト迄採用すべきか、従つて演算領域を一層微
細に設定する（前述の矩形領域内に演算対象領域
を設定する）ことができる。例えば上記の例では
ROM２４ａの出力が0111ならこれはDOaの最初
のビツトを除いてそれ以後の３ビツトの定数計数
を指示しているからROM２６ａは入力01110111
を受けて“３”を出力する（そのように予め記憶
させておく。勿論アドレス01111111の所へも
“３”を書込んでおく）。ついでながらROM２４
の出力が0000ならこれは後段ROM非選択を示
す。更にROM２４の出力に計数対象は白ビツト
か黒ビツトかの指示ビツトを含めておけば、黒ビ
ツト計数の代りに白ビツト計数を行なうこともで
きる。
（黒）の個数の計数出力を生じる等の演算結果を
出力する。これは前段ROM２４からの信号と出
力DOの当該ROM入力分とをアドレス信号とし、
該信号でアクセスして当該アドレスの記憶内容を
読み出すことにより行なう。例えばROM２６ａ
に入力するROM２４ａからの信号は1111の４ビ
ツトであり（“１”は“有効”を示し、従つてこ
の場合は２６ａへのDO成分DOa全部採用を示
す）、またROM２６ａへ入力するDOaは0111の
４ビツトであつたとすると、ROM２６ａのアド
レス11110111にはデータ“３”を書込んでおけ
ば、上記演算結果を出力することができる。他の
ROMについても同様である。なおROM２６の
出力を直列伝送する場合は入力信号が揃つた時点
でストローブ信号S4を上げて読出しを行なう。ま
たこの方式であると前段ROM２４は後段ROM
有効、無効だけでなく、その入力のDO成分の何
ビツト迄採用すべきか、従つて演算領域を一層微
細に設定する（前述の矩形領域内に演算対象領域
を設定する）ことができる。例えば上記の例では
ROM２４ａの出力が0111ならこれはDOaの最初
のビツトを除いてそれ以後の３ビツトの定数計数
を指示しているからROM２６ａは入力01110111
を受けて“３”を出力する（そのように予め記憶
させておく。勿論アドレス01111111の所へも
“３”を書込んでおく）。ついでながらROM２４
の出力が0000ならこれは後段ROM非選択を示
す。更にROM２４の出力に計数対象は白ビツト
か黒ビツトかの指示ビツトを含めておけば、黒ビ
ツト計数の代りに白ビツト計数を行なうこともで
きる。
第７図は領域決定用の前段ROMをもう１組増
設し、ROM２４とはワイヤード・オアをとつて
後段ROM２６をアクセスするようにしたもので
ある。このようにすると演算対象領域を第２図に
示すようにＮ×Ｎメモリ領域の内部に島状に設定
することができる。例えばROM２４はｘからｘ
＋ｎの間に対応するROM２６を有効にするが、
ROM２８は副走査がｙからｙ＋ｎの間で行なわ
れる期間のみROM２６を有効にし、他の期間で
はこれを無効にすれば、始端をｘ，ｙとするｎ×
ｎの領域が設定される。
設し、ROM２４とはワイヤード・オアをとつて
後段ROM２６をアクセスするようにしたもので
ある。このようにすると演算対象領域を第２図に
示すようにＮ×Ｎメモリ領域の内部に島状に設定
することができる。例えばROM２４はｘからｘ
＋ｎの間に対応するROM２６を有効にするが、
ROM２８は副走査がｙからｙ＋ｎの間で行なわ
れる期間のみROM２６を有効にし、他の期間で
はこれを無効にすれば、始端をｘ，ｙとするｎ×
ｎの領域が設定される。
第６図および第７図のROM２４，２６，２８
はプログラム可能ROMにすれば自由に書換えが
できて、融通性が一層増す。
はプログラム可能ROMにすれば自由に書換えが
できて、融通性が一層増す。
以上説明したように本発明によればＮ×Ｎメモ
リ領域の任意の点ｘ，ｙにｎ×ｎ矩形領域を設定
し、該領域中の所望部分に対し所要の演算を行な
うマスク回路を提供することができる。使用
ROMの個数は適宜増減できるのでメモリ領域の
増減にも簡単に対処でき、ROMとしてPROMを
使用すれば融通性が増すなど、種々の利点が得ら
れる。
リ領域の任意の点ｘ，ｙにｎ×ｎ矩形領域を設定
し、該領域中の所望部分に対し所要の演算を行な
うマスク回路を提供することができる。使用
ROMの個数は適宜増減できるのでメモリ領域の
増減にも簡単に対処でき、ROMとしてPROMを
使用すれば融通性が増すなど、種々の利点が得ら
れる。
第１図は画像データ処理システムの概要を示す
ブロツク図、第２図は矩形領域の説明図、第３図
はマスク回路の１例を示すブロツク図、第４図は
各種矩形領域の説明図、第５図〜第７図は本発明
の実施例を示し、第５図は各走査線分の遅延出力
を生じる回路のブロツク図、第６図および第７図
はマスク演回路部のブロツク図である。 図面で１０は画像メモリ、ｎ×ｎの矩形は任意
の領域２６ａ，２６ｂ……は第１のROM群、２
４ａ，２４ｂ……は第２のROM群である。
ブロツク図、第２図は矩形領域の説明図、第３図
はマスク回路の１例を示すブロツク図、第４図は
各種矩形領域の説明図、第５図〜第７図は本発明
の実施例を示し、第５図は各走査線分の遅延出力
を生じる回路のブロツク図、第６図および第７図
はマスク演回路部のブロツク図である。 図面で１０は画像メモリ、ｎ×ｎの矩形は任意
の領域２６ａ，２６ｂ……は第１のROM群、２
４ａ，２４ｂ……は第２のROM群である。
Claims (1)
- １ 画像メモリの記憶領域内の任意の領域の所定
部分の画像データに対してマスク演算を行なう回
路において、該画像メモリの各走査線分の読出し
出力S1を複数個に分割したものの１つをアドレス
信号の一部DOa，……として受ける第１の複数
個の読取り専用メモリ２６ａ，……と、該メモリ
のアドレス信号の残部を構成し該メモリのアドレ
ス信号の一部DOa，……の個々を有効／無効と
する信号を出力する第２の複数個の読取り専用メ
モリ２４ａ，……とを備えることを特徴とするマ
スク演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3997081A JPS57153370A (en) | 1981-03-19 | 1981-03-19 | Mask operating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3997081A JPS57153370A (en) | 1981-03-19 | 1981-03-19 | Mask operating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57153370A JPS57153370A (en) | 1982-09-21 |
| JPH0117190B2 true JPH0117190B2 (ja) | 1989-03-29 |
Family
ID=12567806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3997081A Granted JPS57153370A (en) | 1981-03-19 | 1981-03-19 | Mask operating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57153370A (ja) |
-
1981
- 1981-03-19 JP JP3997081A patent/JPS57153370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57153370A (en) | 1982-09-21 |
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