JPH01172779A - Ｉｃ試験装置における試験波形発生装置 - Google Patents
Ｉｃ試験装置における試験波形発生装置Info
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- JPH01172779A JPH01172779A JP62329814A JP32981487A JPH01172779A JP H01172779 A JPH01172779 A JP H01172779A JP 62329814 A JP62329814 A JP 62329814A JP 32981487 A JP32981487 A JP 32981487A JP H01172779 A JPH01172779 A JP H01172779A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、複数種類の試験波形を発生し得るＩＣ試験
装置に関し、特に発生し得る試験波形種類を増すことが
できるようにしたことに関する。
装置に関し、特に発生し得る試験波形種類を増すことが
できるようにしたことに関する。
［従来の技術］
ＩＣ試験装置における試験波形の発生回路例としては、
従来゛は第３図のように、データメモリ１０２から試験
波形作成データバスＳＢＤを介して与えられる試験波形
作成データと、クロック発生回路１０４から供給される
各クロックパルスＸ。
従来゛は第３図のように、データメモリ１０２から試験
波形作成データバスＳＢＤを介して与えられる試験波形
作成データと、クロック発生回路１０４から供給される
各クロックパルスＸ。
Ｙ、Ｚとに基づき、試験波形発生回路１０３において試
験波形Ｐを発生するようにしていた。
験波形Ｐを発生するようにしていた。
第３図において、制御部１０１は、ＩＣ試験装置全体の
運用及び管理を行う。該制御部１０１からバスＤＢを介
して制御信号がデータメモリ１０２に対して与えられ、
この制御信号に対応して試験波形作成データがデータメ
モリ１０２から読み出される。データメモリ１０２は、
各種の試験波形作成データが記憶されている読み出し専
用のメモリである。該データメモリ１０２から読み出さ
れる試験波形作成データは、試験波形作成データバスＳ
ＢＤを介し試験波形発生回路１０３に与えられる。試験
波形発生回路１０３は、データメモリ１０２から与えら
れる試験波形作成データに基づき試験波形Ｐのハイレベ
ル時の電圧Ｈとロウレベル時の電圧りとを設定し、クロ
ック発生回路１０４から与えられるクロックパルスＸ、
Ｙ、Ｚに同期して該電圧ＨとＬとを切り換えて試験波形
Ｐを発生するものである。通常のＩＣ試験では、この試
験波形発生回路１０３から出力される試験波形Ｐを図示
しない被試験ＩＣに印加し１ｉｔｑ定する。
運用及び管理を行う。該制御部１０１からバスＤＢを介
して制御信号がデータメモリ１０２に対して与えられ、
この制御信号に対応して試験波形作成データがデータメ
モリ１０２から読み出される。データメモリ１０２は、
各種の試験波形作成データが記憶されている読み出し専
用のメモリである。該データメモリ１０２から読み出さ
れる試験波形作成データは、試験波形作成データバスＳ
ＢＤを介し試験波形発生回路１０３に与えられる。試験
波形発生回路１０３は、データメモリ１０２から与えら
れる試験波形作成データに基づき試験波形Ｐのハイレベ
ル時の電圧Ｈとロウレベル時の電圧りとを設定し、クロ
ック発生回路１０４から与えられるクロックパルスＸ、
Ｙ、Ｚに同期して該電圧ＨとＬとを切り換えて試験波形
Ｐを発生するものである。通常のＩＣ試験では、この試
験波形発生回路１０３から出力される試験波形Ｐを図示
しない被試験ＩＣに印加し１ｉｔｑ定する。
試験波形発生回路１０３に与えられる試験波形作成デー
タとは、被試験ＩＣに印加すべき試験波形Ｐのハイレベ
ル電圧Ｈとロウレベル電圧りとを設定するためのレベル
データである。クロックパルスｘ、ｙ、ｚは１位相が異
なる所定の同一周波数のパルスである（第４図参照）。
タとは、被試験ＩＣに印加すべき試験波形Ｐのハイレベ
ル電圧Ｈとロウレベル電圧りとを設定するためのレベル
データである。クロックパルスｘ、ｙ、ｚは１位相が異
なる所定の同一周波数のパルスである（第４図参照）。
所望のＩＣを試験しようとする場合、制御部１０１にお
いて、被試験ＩＣの特性に応じた試験波形Ｐのハイレベ
ル電圧Ｈとロウレベル電圧りとを設定するためのレベル
データを予め設定すると共に、各クロックパルスｘ、ｙ
、ｚの周波数又は周期と夫々の位相差など所定のデータ
を初期設定しておく。制御部１０１は、この初期設定デ
ータに応じてデータメモリ１０２に対し制御信号を送出
する。該制御信号に基づいて、データメモリ１０２から
試験波形作成データが読み出され、試験波形発生回路１
０３に与えられる。試験波形発生回路１０３では、与え
られた試験波形作成データに応じて発生すべき試験波形
Ｐのハイレベル電圧Ｈとロウレベル電圧りとを設定し、
クロック発生回路１０４から与えられる各クロックパル
スＸ、Ｙ。
いて、被試験ＩＣの特性に応じた試験波形Ｐのハイレベ
ル電圧Ｈとロウレベル電圧りとを設定するためのレベル
データを予め設定すると共に、各クロックパルスｘ、ｙ
、ｚの周波数又は周期と夫々の位相差など所定のデータ
を初期設定しておく。制御部１０１は、この初期設定デ
ータに応じてデータメモリ１０２に対し制御信号を送出
する。該制御信号に基づいて、データメモリ１０２から
試験波形作成データが読み出され、試験波形発生回路１
０３に与えられる。試験波形発生回路１０３では、与え
られた試験波形作成データに応じて発生すべき試験波形
Ｐのハイレベル電圧Ｈとロウレベル電圧りとを設定し、
クロック発生回路１０４から与えられる各クロックパル
スＸ、Ｙ。
Ｚに同期して該電圧ＨとＬとを切り換えて試験波形Ｐを
発生する。例えば、第４図において、各クロックパルス
ｘ、ｙ、ｚの周期が３Ｑｍｓｅｃ、であるとする。Ｙク
ロックはＸクロックに対し１０ｍ５ｅｃ、遅延した位相
であり、ＺクロックはＸクロックに対し２５ｍ５ｅｃ、
遅延した位相である。また、試験波形Ｐのハイレベル電
圧Ｈ＝５Ｖ、ロウレベル電圧Ｌ＝ＯＶであるとすると、
試験波形発生回路１０３において発生する試験波形Ｐは
、第４図の通りである。
発生する。例えば、第４図において、各クロックパルス
ｘ、ｙ、ｚの周期が３Ｑｍｓｅｃ、であるとする。Ｙク
ロックはＸクロックに対し１０ｍ５ｅｃ、遅延した位相
であり、ＺクロックはＸクロックに対し２５ｍ５ｅｃ、
遅延した位相である。また、試験波形Ｐのハイレベル電
圧Ｈ＝５Ｖ、ロウレベル電圧Ｌ＝ＯＶであるとすると、
試験波形発生回路１０３において発生する試験波形Ｐは
、第４図の通りである。
試験波形Ｐのハイレベル電圧Ｈ＝５Ｖとロウレベル電圧
Ｌ＝ＯＶとが、最初のＸクロックパルスにより切り換わ
る。１０ｍ５ｅｃ、後のＹクロックパルスにより試験波
形Ｐのハイレベル電圧Ｈとロウレベル電圧りとが、最初
のＸクロックパルスにより切り換わったレベルとは逆に
切り換わりロウレベルになる。次に、Ｘクロックに対し
２５ｍ５ｅｃ。
Ｌ＝ＯＶとが、最初のＸクロックパルスにより切り換わ
る。１０ｍ５ｅｃ、後のＹクロックパルスにより試験波
形Ｐのハイレベル電圧Ｈとロウレベル電圧りとが、最初
のＸクロックパルスにより切り換わったレベルとは逆に
切り換わりロウレベルになる。次に、Ｘクロックに対し
２５ｍ５ｅｃ。
ずれたＺクロックにより、試験波形Ｐのハイレベル電圧
Ｈとロウレベル電圧りとが切り換わる。このように試験
波形発生回路１０３では、試験波形作成データに基づい
て試験波形Ｐのレベルが設定され、異なる位相の同一周
波数のクロックパルスに同期してハイレベル電圧Ｈとロ
ウレベル電圧りとが切り換わることにより、試験波形Ｐ
を作成し出力する。このとき、ＩＣを試験するサイクル
毎に各クロックパルスｘ、ｙ、ｚの位相を適宜の間隔で
ずらすことにより被試験ＩＣに３種類の試験波形Ｐを印
加することができる。
Ｈとロウレベル電圧りとが切り換わる。このように試験
波形発生回路１０３では、試験波形作成データに基づい
て試験波形Ｐのレベルが設定され、異なる位相の同一周
波数のクロックパルスに同期してハイレベル電圧Ｈとロ
ウレベル電圧りとが切り換わることにより、試験波形Ｐ
を作成し出力する。このとき、ＩＣを試験するサイクル
毎に各クロックパルスｘ、ｙ、ｚの位相を適宜の間隔で
ずらすことにより被試験ＩＣに３種類の試験波形Ｐを印
加することができる。
［発明が解決しようとする問題点］
近年のＩＣは高密度集積化が進む傾向にあり、上述のよ
うな従来の試験波形の作成方式では、試験波形の多様化
に対応できない、という問題があった。試験波形作成デ
ータにより設定されるハイレベル電圧Ｈとロウレベル電
圧りとを複数のクロックパルスで試験サイクル毎に切り
換えて試験波形を作成していたため、クロックパルスの
種類に対応した３種類の波形しか得ることができなかっ
た。従って、試験波形の複雑化に対応できない、という
問題があった。
うな従来の試験波形の作成方式では、試験波形の多様化
に対応できない、という問題があった。試験波形作成デ
ータにより設定されるハイレベル電圧Ｈとロウレベル電
圧りとを複数のクロックパルスで試験サイクル毎に切り
換えて試験波形を作成していたため、クロックパルスの
種類に対応した３種類の波形しか得ることができなかっ
た。従って、試験波形の複雑化に対応できない、という
問題があった。
この発明は、上述の点に鑑みてなされたもので、複雑な
試験波形を簡単に発生することができるようにしたＩＣ
試験装置における試験波形発生装置を提供するものであ
る。
試験波形を簡単に発生することができるようにしたＩＣ
試験装置における試験波形発生装置を提供するものであ
る。
［問題を解決するための手段］
この発明に係るＩＣ試験装置における試験波形発生装置
は、ＩＣ試験装置において被試験ＩＣに印加すべき試験
波形を発生する試験波形発生装置であって、前記試験波
形を作成するためのデータを発生するためのデータ発生
手段と、所定の異なる位相関係にある複数のクロックパ
ルスを発生するクロック発生手段と、前記データ発生手
段から発生されたデータに基づき任意の前記クロックパ
ルスを任意の時間でマスクするクロックパルス制御手段
と、前記データ発生手段と前記クロックパルス制御手段
とから供給される前記データと前記クロックパルスとに
基づき前記試験波形を作成する波形発生手段とを具えた
ものである。
は、ＩＣ試験装置において被試験ＩＣに印加すべき試験
波形を発生する試験波形発生装置であって、前記試験波
形を作成するためのデータを発生するためのデータ発生
手段と、所定の異なる位相関係にある複数のクロックパ
ルスを発生するクロック発生手段と、前記データ発生手
段から発生されたデータに基づき任意の前記クロックパ
ルスを任意の時間でマスクするクロックパルス制御手段
と、前記データ発生手段と前記クロックパルス制御手段
とから供給される前記データと前記クロックパルスとに
基づき前記試験波形を作成する波形発生手段とを具えた
ものである。
［作用］
試験をしようとするＩＣの特性に応じて、データ発生手
段では、試験波形を作成するためのデータを発生する。
段では、試験波形を作成するためのデータを発生する。
クロック発生手段では、所定の異なる位相関係にある複
数のクロックパルスを発生する。クロックパルス制御手
段では、データ発生手段から発生されたデータに基づき
任意のクロックパルスを任意の時間でマスクする。波形
発生手段では、データ発生手段とクロックパルス制御手
段とから供給されるデータとクロックパルスとに基づき
試験波形を作成する。例えば、データ発生手段はメモリ
であり、該メモリから被試験ＩＣに応じた試験波形を作
成するためのデータを読み出して、クロックパルス制御
手段と波形発生手段とに与える。該データに基づきクロ
ックパルス制御手段では、クロック発生手段からのクロ
ックパルスを任意のクロックパルスを任意の時間マスク
する（すなわち、抑止する）。波形発生手段では、例え
ば、データ発生手段から供給されるデータに基づいて発
生する波形のレベルを設定し、クロックパルス制御手段
から供給されるクロックパルスとに基づきレベルを切り
換えて波形を発生する。
数のクロックパルスを発生する。クロックパルス制御手
段では、データ発生手段から発生されたデータに基づき
任意のクロックパルスを任意の時間でマスクする。波形
発生手段では、データ発生手段とクロックパルス制御手
段とから供給されるデータとクロックパルスとに基づき
試験波形を作成する。例えば、データ発生手段はメモリ
であり、該メモリから被試験ＩＣに応じた試験波形を作
成するためのデータを読み出して、クロックパルス制御
手段と波形発生手段とに与える。該データに基づきクロ
ックパルス制御手段では、クロック発生手段からのクロ
ックパルスを任意のクロックパルスを任意の時間マスク
する（すなわち、抑止する）。波形発生手段では、例え
ば、データ発生手段から供給されるデータに基づいて発
生する波形のレベルを設定し、クロックパルス制御手段
から供給されるクロックパルスとに基づきレベルを切り
換えて波形を発生する。
［実施例コ
以下、添付図面を参照しながら本発明に係るＩＣ試験装
置における試験波形発生装置の実施例を詳細に説明する
。
置における試験波形発生装置の実施例を詳細に説明する
。
第１図は、この発明に係るＩＣ試験装置における試験波
）ｂ発生装置の一実施例を示すブロック図である。なお
９本発明に直接関係する部分のみを示す。制御部１１は
、ＩＣ試験装置全体の運用・管理及び制御を行う。該制
御部１１は、各クロックパルスｘ、ｙ、ｚのマスキング
の要否を指示するデータを各マスクレジスタ１３〜１５
に与え、また、データメモリ１２を制御するためのデー
タをバスＤＢを介しデータメモリ１２に与える。クロッ
クパルスＸをマスクするときは、制御部１１がマスクレ
ジスタ１３に対して１７１ Ｉ＋を与え、該レジスタ１
３でこれを記憶保持し、ナントゲート１６に与える。同
様に、クロックパルスＹをマスクするときは、制御部１
１がマスクレジスタ１４に対して“１”を与え、該レジ
スタ１４でこれを記憶保持し、ナンドゲ−１へ１７に与
える。また、クロックパルスＺをマスクするときは、制
御部１１がマスクレジスタ１５に対して“１”を与え、
該レジスタ１５でこれを記憶保持し、ナントゲート１８
に与える。
）ｂ発生装置の一実施例を示すブロック図である。なお
９本発明に直接関係する部分のみを示す。制御部１１は
、ＩＣ試験装置全体の運用・管理及び制御を行う。該制
御部１１は、各クロックパルスｘ、ｙ、ｚのマスキング
の要否を指示するデータを各マスクレジスタ１３〜１５
に与え、また、データメモリ１２を制御するためのデー
タをバスＤＢを介しデータメモリ１２に与える。クロッ
クパルスＸをマスクするときは、制御部１１がマスクレ
ジスタ１３に対して１７１ Ｉ＋を与え、該レジスタ１
３でこれを記憶保持し、ナントゲート１６に与える。同
様に、クロックパルスＹをマスクするときは、制御部１
１がマスクレジスタ１４に対して“１”を与え、該レジ
スタ１４でこれを記憶保持し、ナンドゲ−１へ１７に与
える。また、クロックパルスＺをマスクするときは、制
御部１１がマスクレジスタ１５に対して“１”を与え、
該レジスタ１５でこれを記憶保持し、ナントゲート１８
に与える。
データメモリ１２は、各種の試験波形を作成するための
データを記憶している読出し専用のメモリである。該デ
ータメモリ１２から読み出される試験波形作成データは
、試験波形作成データバスＳＤＲを介し試験波形発生回
路２２に与えられると共に、各ナントゲート１６〜１８
に与えられる。
データを記憶している読出し専用のメモリである。該デ
ータメモリ１２から読み出される試験波形作成データは
、試験波形作成データバスＳＤＲを介し試験波形発生回
路２２に与えられると共に、各ナントゲート１６〜１８
に与えられる。
データメモリ１２から試験波形発生回路２２に対しては
、試験波形ＴＰのハイレベル電圧Ｈとロウレベル電圧り
とを設定するためのデータが供給される。データメモリ
１２から各ナントゲート１６〜１８に対しては、作成し
ようとする試験波形に応じて各クロックパルスＸ、Ｙ、
Ｚのマスキングタイミングを制御するためのマスクイネ
ーブル信号ＭＥＸ、ＭＥＹ、ＭＥＺが夫々与えられる。
、試験波形ＴＰのハイレベル電圧Ｈとロウレベル電圧り
とを設定するためのデータが供給される。データメモリ
１２から各ナントゲート１６〜１８に対しては、作成し
ようとする試験波形に応じて各クロックパルスＸ、Ｙ、
Ｚのマスキングタイミングを制御するためのマスクイネ
ーブル信号ＭＥＸ、ＭＥＹ、ＭＥＺが夫々与えられる。
このマスクイネーブル信号ＭＥＸ、ＭＥＹ、ＭＥＺの発
生タイミングは、制御部１１において、作成しようとす
る試験波形に応じて任意に設定することができるように
なっている。
生タイミングは、制御部１１において、作成しようとす
る試験波形に応じて任意に設定することができるように
なっている。
ナントゲート１Ｇは、データメモリ１２から一方の入力
に与えられるマスクイネーブル信号ＭＥ又と他方の入力
に与えられるマスクレジスタ１３の出力とが共に“１”
のとき、クロックパルスＸをマスキングするためのマス
ク信号ＭＸとしてアクチブ０″をアンドゲート１９の一
方の入力に対して与える。同様に、ナントゲート１７は
、データメモリ１２から一方の入力に与えられるマスク
イネーブル信号ＭＥＹと他方の入力に与えられるマスク
レジスタ１４の出力とが共に１”のとき、クロックパル
スＹをマスキングするためのマスク信号ＭＹとしてアク
チブ１１０ Ｉｔをアンドゲート２０の一方の入力に対
して与える。また、ナントゲート１８は、データメモリ
１２から一方の入力に与えられるマスクイネーブル信号
ＭＥＺと他方の入力に与えられるマスクレジスタ１５の
出力とが共に“１”のとき、クロックパルスＺをマスキ
ングするためのマスク信号ＭＺとしてアクチブ“０″を
アンドゲート２１の一方の入力に対して与える。なお、
各マスクイネーブル信号ＭＥＸ。
に与えられるマスクイネーブル信号ＭＥ又と他方の入力
に与えられるマスクレジスタ１３の出力とが共に“１”
のとき、クロックパルスＸをマスキングするためのマス
ク信号ＭＸとしてアクチブ０″をアンドゲート１９の一
方の入力に対して与える。同様に、ナントゲート１７は
、データメモリ１２から一方の入力に与えられるマスク
イネーブル信号ＭＥＹと他方の入力に与えられるマスク
レジスタ１４の出力とが共に１”のとき、クロックパル
スＹをマスキングするためのマスク信号ＭＹとしてアク
チブ１１０ Ｉｔをアンドゲート２０の一方の入力に対
して与える。また、ナントゲート１８は、データメモリ
１２から一方の入力に与えられるマスクイネーブル信号
ＭＥＺと他方の入力に与えられるマスクレジスタ１５の
出力とが共に“１”のとき、クロックパルスＺをマスキ
ングするためのマスク信号ＭＺとしてアクチブ“０″を
アンドゲート２１の一方の入力に対して与える。なお、
各マスクイネーブル信号ＭＥＸ。
ＭＥＹ、ＭＥＺは、夫々に対応するクロックパルスｘ、
ｙ、ｚを抑止する（すなわち、マスキングする）ための
タイミング信号であり、該信号によりナントゲート１６
〜１８の夫々の出力からマスク信号ＭＸ、ＭＹ、ＭＺと
してアクチブ（すなわち、有効）“０″が各アンドゲー
ト１９〜２１に対して与えられる、 アンドゲート１９の他方の入力には、クロック発生回路
２３からクロックパルスＸが与えられており、マスク信
号ＭＸが“１１″のときクロックパルスＸを選択して試
験波形発生回路２２に与える。
ｙ、ｚを抑止する（すなわち、マスキングする）ための
タイミング信号であり、該信号によりナントゲート１６
〜１８の夫々の出力からマスク信号ＭＸ、ＭＹ、ＭＺと
してアクチブ（すなわち、有効）“０″が各アンドゲー
ト１９〜２１に対して与えられる、 アンドゲート１９の他方の入力には、クロック発生回路
２３からクロックパルスＸが与えられており、マスク信
号ＭＸが“１１″のときクロックパルスＸを選択して試
験波形発生回路２２に与える。
同様に、アンドゲート２０の他方の入力には、クロック
発生回路２３からクロックパルスＹが与えられており、
マスク信号ＭＹが“１′″のときクロックパルスＹを選
択して試験波形発生回路２２に与える。また、アンドゲ
ート２１の他方の入力には、クロック発生回路２３から
クロックパルスＺが与えられており、マスク信号ＭＺが
１″′のときクロックパルスＺを選択して試験波形発生
回路２２に与える。
発生回路２３からクロックパルスＹが与えられており、
マスク信号ＭＹが“１′″のときクロックパルスＹを選
択して試験波形発生回路２２に与える。また、アンドゲ
ート２１の他方の入力には、クロック発生回路２３から
クロックパルスＺが与えられており、マスク信号ＭＺが
１″′のときクロックパルスＺを選択して試験波形発生
回路２２に与える。
試験波形発生回路２２は、データメモリ１２から供給さ
れる試験波形作成データに基づいて、試験波形ＴＰのハ
イレベル電圧Ｈとロウレベル電圧りとを設定し、各アン
トゲ−１−１９〜２１から夫々供給されるクロックパル
スｘ、ｙ、ｚに同期して該電圧Ｈと電圧りとを交互に切
り換えて試験波形ＴＰを作成する。
れる試験波形作成データに基づいて、試験波形ＴＰのハ
イレベル電圧Ｈとロウレベル電圧りとを設定し、各アン
トゲ−１−１９〜２１から夫々供給されるクロックパル
スｘ、ｙ、ｚに同期して該電圧Ｈと電圧りとを交互に切
り換えて試験波形ＴＰを作成する。
クロック発生回路２３は、位相が異なる同一周波数のク
ロックパルスｘ、ｙ、ｚを発生するものである。該クロ
ック発生回路２３で発生する各クロックパルスＸ、Ｙ、
Ｚの周波数と位相は、制御部１１において、試験しよう
とするＩＣに応じて任意に設定することができるように
なっている。
ロックパルスｘ、ｙ、ｚを発生するものである。該クロ
ック発生回路２３で発生する各クロックパルスＸ、Ｙ、
Ｚの周波数と位相は、制御部１１において、試験しよう
とするＩＣに応じて任意に設定することができるように
なっている。
次に、以上の構成における各部の作用を説明する。まず
、制御部１１の制御により、被試験ＩＣに応じた所望の
試験波形ＴＰを作成するためのデータをデータメモリ１
２から読み出すと共に、各マスクレジスタ１３〜１５に
対しクロックパルスｘ、ｙ、ｚのマスキングの要否を指
示する夫々のデータをセットし、また、クロック発生回
路２３で発生する各クロックパルスＸ、Ｙ、Ｚの周期を
例えば３０ｍ５ｅｃ、に設定する。データメモリ１２か
ら読み出された試験波形作成データに基づいて、試験波
形発生回路２２では作成しようとする試験波形のレベル
を、例えば、ハイレベル電圧Ｈ−＝５■及びロウレベル
電圧Ｌ＝ＯＶに設定する。また。
、制御部１１の制御により、被試験ＩＣに応じた所望の
試験波形ＴＰを作成するためのデータをデータメモリ１
２から読み出すと共に、各マスクレジスタ１３〜１５に
対しクロックパルスｘ、ｙ、ｚのマスキングの要否を指
示する夫々のデータをセットし、また、クロック発生回
路２３で発生する各クロックパルスＸ、Ｙ、Ｚの周期を
例えば３０ｍ５ｅｃ、に設定する。データメモリ１２か
ら読み出された試験波形作成データに基づいて、試験波
形発生回路２２では作成しようとする試験波形のレベル
を、例えば、ハイレベル電圧Ｈ−＝５■及びロウレベル
電圧Ｌ＝ＯＶに設定する。また。
データメモリ１２から読み出された試験波形作成データ
に基づいて、ナントゲート１６〜１８に与えられ各マス
クイネーブル信号ＭＥＸ、ＭＥＹ。
に基づいて、ナントゲート１６〜１８に与えられ各マス
クイネーブル信号ＭＥＸ、ＭＥＹ。
ＭＥＺのタイミングは、例えば、第２図に示すタイムチ
ャートのように、マスクイネーブル信号ＭＥＸはクロッ
クパルスＸの２周期目２８ｍ５ｅｃ、から１周期間、マ
スクイネーブル信号ＭＥＹは最初のグロックパルスＸに
先立ち最初のクロックパルスＹ後１８ｍ５ｅｃ、までの
間、マスクイネーブル信号ＭＥＺは３番目のクロックパ
ルスＺから３ｍ５ｅｃ。
ャートのように、マスクイネーブル信号ＭＥＸはクロッ
クパルスＸの２周期目２８ｍ５ｅｃ、から１周期間、マ
スクイネーブル信号ＭＥＹは最初のグロックパルスＸに
先立ち最初のクロックパルスＹ後１８ｍ５ｅｃ、までの
間、マスクイネーブル信号ＭＥＺは３番目のクロックパ
ルスＺから３ｍ５ｅｃ。
後から４番目のクロックパルスＺの３ ｍ５ｅｃ、後ま
での間夫々アクチブＩＩ Ｉ Ｉｔになるように設定す
る。
での間夫々アクチブＩＩ Ｉ Ｉｔになるように設定す
る。
この場合、すべてのクロックパルスｘ、ｙ、ｚが夫々の
所定周期においてマスキングされるので。
所定周期においてマスキングされるので。
制御部１１からすべてのマスクレジスタ１３〜１５に対
しマスクを指示するデータが与えられ、これらは夫々の
マスクレジスタ１３〜１５に記憶保持される。
しマスクを指示するデータが与えられ、これらは夫々の
マスクレジスタ１３〜１５に記憶保持される。
最初のクロックパルスＸの時点では、マスクイネーブル
信号ＭＥＸは０”なのでナントゲート１６から出力され
るマスク信号ＭＸは１”になり、従って、アントゲ−１
−１９はクロックパルスＸをマスキングすることなく通
過させ、試験波形発生回路２２に対し該クロックパルス
Ｘを供給する。このクロックパルスＸに同期して、試験
波形発生回路２２では作成する波形のレベルをロウレベ
ル電圧Ｌ＝ＯＶからハイレベル電圧Ｈ＝５Ｖに切り換え
る。次に、クロックパルスＸに対し３０ｍ５ｅｃ、ずれ
た最初のクロックパルスＹの時点では、マスクイネーブ
ル信号ＭＥＹはイネーブル“１″であるからナントゲー
ト１７から出力されるマスク信号ＭＹはアクチブ′０″
になり、従って、アンドゲート２０ではクロックパルス
Ｘがマスキング（抑止）される。この場合は、試験波形
発生回路２２にクロックパルスが供給されないため１作
成する試験波形のレベルは変化しない。最初のクロック
パルスＺの時点では、マスクイネーブル信号ＭＥＺは１
１０”なのでナントゲート１８から出力されるマスク信
号ＭＺは“１″になり、従って、アンドゲート１９はク
ロックパルスＺをマスキングすることなく通過させ、試
験波形発生回路２２に対し該クロックパルスＸを供給す
る。このクロックパルスＺに同期して、試験波形発生回
路２２では作成する波形のレベルをハイレベル電圧Ｈ＝
５ｖからロウレベル電圧Ｌ＝ＯＶに切り換える。
信号ＭＥＸは０”なのでナントゲート１６から出力され
るマスク信号ＭＸは１”になり、従って、アントゲ−１
−１９はクロックパルスＸをマスキングすることなく通
過させ、試験波形発生回路２２に対し該クロックパルス
Ｘを供給する。このクロックパルスＸに同期して、試験
波形発生回路２２では作成する波形のレベルをロウレベ
ル電圧Ｌ＝ＯＶからハイレベル電圧Ｈ＝５Ｖに切り換え
る。次に、クロックパルスＸに対し３０ｍ５ｅｃ、ずれ
た最初のクロックパルスＹの時点では、マスクイネーブ
ル信号ＭＥＹはイネーブル“１″であるからナントゲー
ト１７から出力されるマスク信号ＭＹはアクチブ′０″
になり、従って、アンドゲート２０ではクロックパルス
Ｘがマスキング（抑止）される。この場合は、試験波形
発生回路２２にクロックパルスが供給されないため１作
成する試験波形のレベルは変化しない。最初のクロック
パルスＺの時点では、マスクイネーブル信号ＭＥＺは１
１０”なのでナントゲート１８から出力されるマスク信
号ＭＺは“１″になり、従って、アンドゲート１９はク
ロックパルスＺをマスキングすることなく通過させ、試
験波形発生回路２２に対し該クロックパルスＸを供給す
る。このクロックパルスＺに同期して、試験波形発生回
路２２では作成する波形のレベルをハイレベル電圧Ｈ＝
５ｖからロウレベル電圧Ｌ＝ＯＶに切り換える。
同様に、各マスクイネーブル信号ＭＥＸ、ＭＥＹ。
ＭＥＺの夫々が“０”の状態のとき、夫々に対応するナ
ントゲートから１６〜１８から出力されるマスク信号Ｍ
Ｘ、ＭＹ、ＭＺが“１″になり、従って、各クロックパ
ルスｘ、ｙ、ｚは夫々対応するアンドゲート１９〜２１
によりマスキングされず通過して試験波形発生回路２２
に供給される。
ントゲートから１６〜１８から出力されるマスク信号Ｍ
Ｘ、ＭＹ、ＭＺが“１″になり、従って、各クロックパ
ルスｘ、ｙ、ｚは夫々対応するアンドゲート１９〜２１
によりマスキングされず通過して試験波形発生回路２２
に供給される。
試験波形発生回路２２では、この供給される夫々のクロ
ックパルスＸ、Ｙ、Ｚに同期して、作成する試験波形の
レベルをロウレベル電圧Ｌ＝ＯＶとハイレベル電圧Ｈ＝
５Ｖとに交互に切り換える。
ックパルスＸ、Ｙ、Ｚに同期して、作成する試験波形の
レベルをロウレベル電圧Ｌ＝ＯＶとハイレベル電圧Ｈ＝
５Ｖとに交互に切り換える。
また、各マスクイネーブル信号ＭＥＸ、ＭＥＹ。
ＭＥＺの夫夕が′１″の状態のとき、夫々のナントゲー
ト１６〜１８から出力されるマスク信号ＭＸ、ＭＹ、Ｍ
Ｚがアクチブ０”になり、従って、夫々対応するアンド
ゲート１９〜２１により各クロックパルスｘ、ｙ、ｚは
夫々にマスキングされる。任意のクロックパルスＸ、Ｙ
、Ｚがマスキングされた場合、試験波形発生回路２２で
は、作成する試験波形のロウレベル電圧りとハイレベル
電圧Ｈとは切り換えられず、前回のクロックパルスによ
って切り換わったレベル状態のままである。
ト１６〜１８から出力されるマスク信号ＭＸ、ＭＹ、Ｍ
Ｚがアクチブ０”になり、従って、夫々対応するアンド
ゲート１９〜２１により各クロックパルスｘ、ｙ、ｚは
夫々にマスキングされる。任意のクロックパルスＸ、Ｙ
、Ｚがマスキングされた場合、試験波形発生回路２２で
は、作成する試験波形のロウレベル電圧りとハイレベル
電圧Ｈとは切り換えられず、前回のクロックパルスによ
って切り換わったレベル状態のままである。
このように、被試験ＩＣに応じて作成しようとする波形
のロウレベル電圧りとハイレベル電圧Ｈとを供給へれる
複数のクロックパルスに同期して交互に切り換え、且つ
任意のクロックパルスを任意の時間でマスキングするこ
とができるようにしたために、複雑な試験波形であって
も容易に作成することができる。
のロウレベル電圧りとハイレベル電圧Ｈとを供給へれる
複数のクロックパルスに同期して交互に切り換え、且つ
任意のクロックパルスを任意の時間でマスキングするこ
とができるようにしたために、複雑な試験波形であって
も容易に作成することができる。
なお、この実施例では、試験波形ＴＰのレベルとしてハ
イレベル電圧Ｈ＝５Ｖ及びロウレベル電圧Ｌ＝ＯＶに設
定しているが、被試験ＩＣに応じたレベルであれば他の
適宜のレベルであってもよい。
イレベル電圧Ｈ＝５Ｖ及びロウレベル電圧Ｌ＝ＯＶに設
定しているが、被試験ＩＣに応じたレベルであれば他の
適宜のレベルであってもよい。
また、この実施例では、各クロックパルスＸ。
Ｙ、Ｚをマスキング制御する回路としてナントゲートと
アンドゲートとを用いているが、本発明の目的を達成し
える回路構成であれば他の論理回路であってもよい。
アンドゲートとを用いているが、本発明の目的を達成し
える回路構成であれば他の論理回路であってもよい。
また、この実施例に示した第２図のタイムチャートは、
本発明に係る試験波形発生装置の特性を限定するもので
はない。
本発明に係る試験波形発生装置の特性を限定するもので
はない。
［発明の効果コ
以上の通り、本発明に係るＩＣ試験装置における試験波
形発生装置によれば、被試験ＩＣに印加すべき試験波形
のレベルを任意に設定することができると共に、任意の
タイミングで該試験波形のロウレベル電圧りとハイレベ
ル電圧Ｈとを切り換えることができるようにしたため、
複雑な試験波形であっても簡単に作成し得る。従って、
ＩＣ試験作業の効率向上と試験精度の向上が期待できる
、という種々の優れた効果を奏する。
形発生装置によれば、被試験ＩＣに印加すべき試験波形
のレベルを任意に設定することができると共に、任意の
タイミングで該試験波形のロウレベル電圧りとハイレベ
ル電圧Ｈとを切り換えることができるようにしたため、
複雑な試験波形であっても簡単に作成し得る。従って、
ＩＣ試験作業の効率向上と試験精度の向上が期待できる
、という種々の優れた効果を奏する。
第１図は本発明に係るＩＣ試験装置における試験波形発
生装置の一実施例を示すブロック図、第２図は同実施例
における各種信号のタイミングチャートの一例、第３図
は従来のＩＣ試験装置における試験波形発生装置の一例
を示すブロック図、第４図は同従来例の各種信号のタイ
ミングチャートの一例、である。 １１・・制御部、１２・・・データメモリ、１３〜１５
・・・マスクレジスタ、１６〜１８・・・ナントゲート
、１９〜２丁・・・アントゲ−１・、２２・・・試験波
形発生回路、２３・・・クロック発生回路。 出願人 日立電子エンジニアリング株式会社代理人
弁理士 飯 塚 義 仁駆ｐ
生装置の一実施例を示すブロック図、第２図は同実施例
における各種信号のタイミングチャートの一例、第３図
は従来のＩＣ試験装置における試験波形発生装置の一例
を示すブロック図、第４図は同従来例の各種信号のタイ
ミングチャートの一例、である。 １１・・制御部、１２・・・データメモリ、１３〜１５
・・・マスクレジスタ、１６〜１８・・・ナントゲート
、１９〜２丁・・・アントゲ−１・、２２・・・試験波
形発生回路、２３・・・クロック発生回路。 出願人 日立電子エンジニアリング株式会社代理人
弁理士 飯 塚 義 仁駆ｐ
Claims (3)
- （１）ＩＣ試験装置において被試験ＩＣに印加すべき試
験波形を発生する試験波形発生装置であって、前記試験
波形を作成するためのデータを発生するためのデータ発
生手段と、所定の異なる位相関係にある複数のクロック
パルスを発生するクロック発生手段と、 前記データ発生手段から発生されたデータに基づき任意
の前記クロックパルスを任意の時間でマスクするクロッ
クパルス制御手段と、 前記データ発生手段から発生されたデータと前記クロッ
クパルス制御手段から供給されるクロックパルスとに基
づき前記試験波形を作成する波形発生手段と を具えたことを特徴とするＩＣ試験装置における試験波
形発生装置。 - （２）前記データ発生手段は、各クロックパルスのマス
クタイミングを制御するデータと前記試験波形のレベル
を設定するレベルデータとを発生するものである特許請
求の範囲第１項記載のＩＣ試験装置における試験波形発
生装置。 - （３）前記波形発生手段は、前記クロックパルス制御手
段から供給される各クロックパルスに同期して前記デー
タ発生手段から供給される前記試験波形のレベルを前記
クロックパルス制御手段から供給される各クロックパル
スに同期して切換えるものである特許請求の範囲第１項
記載のＩＣ試験装置における試験波形発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329814A JPH01172779A (ja) | 1987-12-28 | 1987-12-28 | Ｉｃ試験装置における試験波形発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329814A JPH01172779A (ja) | 1987-12-28 | 1987-12-28 | Ｉｃ試験装置における試験波形発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01172779A true JPH01172779A (ja) | 1989-07-07 |
Family
ID=18225533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62329814A Pending JPH01172779A (ja) | 1987-12-28 | 1987-12-28 | Ｉｃ試験装置における試験波形発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01172779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993014412A1 (fr) * | 1992-01-21 | 1993-07-22 | Advantest Corporation | Circuit de mise en forme de forme d'onde pour dispositif d'essai a semi-conducteur |
-
1987
- 1987-12-28 JP JP62329814A patent/JPH01172779A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993014412A1 (fr) * | 1992-01-21 | 1993-07-22 | Advantest Corporation | Circuit de mise en forme de forme d'onde pour dispositif d'essai a semi-conducteur |
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