JPH01173176A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH01173176A JPH01173176A JP32990787A JP32990787A JPH01173176A JP H01173176 A JPH01173176 A JP H01173176A JP 32990787 A JP32990787 A JP 32990787A JP 32990787 A JP32990787 A JP 32990787A JP H01173176 A JPH01173176 A JP H01173176A
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- JP
- Japan
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- data
- memory
- pattern
- image
- image processing
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、局所領域の画素データを所定のパターンで
フィルタ処理する画像処理装置に関するものである。
フィルタ処理する画像処理装置に関するものである。
（従来の技術）
第４図はこの種の従来の画像処理装置の回路構成図であ
る。図において、１は全画像領域の画像データを記憶す
る画像メモリ、２．３は画像メモリ１からシリアルに読
み出した各画素の画素データをラインごとに遅延させて
出力するラインバッファで、それぞれ１ライン分の画素
データを格納している。４．．４ｂ、４ｃ、５．．５ｂ
、５ｃ及び６．．６ｂ、６ｅは各ラインごとの画素デー
タを一時保持してシリアルに出力する複数のラッチ回路
で、ここでは各ラインごとに３個設けられている。７．
８はこれらのラッチ回路の出力から特定画素のデータを
処理変換する論理素子で、ディジタル論理フィルタを構
成している。
る。図において、１は全画像領域の画像データを記憶す
る画像メモリ、２．３は画像メモリ１からシリアルに読
み出した各画素の画素データをラインごとに遅延させて
出力するラインバッファで、それぞれ１ライン分の画素
データを格納している。４．．４ｂ、４ｃ、５．．５ｂ
、５ｃ及び６．．６ｂ、６ｅは各ラインごとの画素デー
タを一時保持してシリアルに出力する複数のラッチ回路
で、ここでは各ラインごとに３個設けられている。７．
８はこれらのラッチ回路の出力から特定画素のデータを
処理変換する論理素子で、ディジタル論理フィルタを構
成している。
上記の回路は、画像領域のある特定の画素を中心とする
局所領域のデータパターンからその特定画素のデータを
変換して画像メモリ１に書き込むようにしたものであり
、この例では画像中の任意の３×３マトリクスの局所領
域において、その中心の特定画素の２値化されたデータ
が例えば「１」で周辺の画素のデータが全て「０」であ
れば、その特定画素のデータが「１」から「０」に変化
される。その際、論理素子７．８によるロジックの組合
せで種々のフィルタができるが、そのフィルタのパター
ンは固定的となり、また、フィルタの種類によってはロ
ジック回路が複雑になり、複数のフィルタを構成できる
ようにすることは困難である。
局所領域のデータパターンからその特定画素のデータを
変換して画像メモリ１に書き込むようにしたものであり
、この例では画像中の任意の３×３マトリクスの局所領
域において、その中心の特定画素の２値化されたデータ
が例えば「１」で周辺の画素のデータが全て「０」であ
れば、その特定画素のデータが「１」から「０」に変化
される。その際、論理素子７．８によるロジックの組合
せで種々のフィルタができるが、そのフィルタのパター
ンは固定的となり、また、フィルタの種類によってはロ
ジック回路が複雑になり、複数のフィルタを構成できる
ようにすることは困難である。
そこで、論理素子７．８によるロジック回路に代えて第
５図に示すようなパターンテーブルを用いることが提案
されている。第５図（ａ）に示すパターンテーブルは、
２９×１ビツト構成のメモリ９を使用し、このメそり９
にデータ入力装置１０からパターンデータを書き込み、
前述のラッチ回路からの読出用信号によってこのメモリ
９をアクセスし、変換データを画像メモリ１に出力する
ものである。その際、データ人力装置ｌＯからデータを
１ビツトずつ人力するので、メモリ９を標準で５１２回
アクセスする必要がある。また、第５図（ｂ）に示すよ
うに、メモリ９のアクセス回数を少なくするためカウン
タ１１及びシフトレジスタ１２などを接続しても良く、
この場合データ人力装置１０からデータを８パターンず
つ入力できるが、回路構成が複雑になる。
５図に示すようなパターンテーブルを用いることが提案
されている。第５図（ａ）に示すパターンテーブルは、
２９×１ビツト構成のメモリ９を使用し、このメそり９
にデータ入力装置１０からパターンデータを書き込み、
前述のラッチ回路からの読出用信号によってこのメモリ
９をアクセスし、変換データを画像メモリ１に出力する
ものである。その際、データ人力装置ｌＯからデータを
１ビツトずつ人力するので、メモリ９を標準で５１２回
アクセスする必要がある。また、第５図（ｂ）に示すよ
うに、メモリ９のアクセス回数を少なくするためカウン
タ１１及びシフトレジスタ１２などを接続しても良く、
この場合データ人力装置１０からデータを８パターンず
つ入力できるが、回路構成が複雑になる。
従来の画像処理装置は上記のように構成されているため
、複数のフィルタを構成しようとすると、処理速度が低
下するか、あるいは回路構成が複数になるという問題点
があった。
、複数のフィルタを構成しようとすると、処理速度が低
下するか、あるいは回路構成が複数になるという問題点
があった。
この発明は、このような問題点に着口してなされたもの
で、簡単な回路構成で処理速度が低下することなく複数
のフィルタを構成することが可能な画像処理装置を提供
するものである。
で、簡単な回路構成で処理速度が低下することなく複数
のフィルタを構成することが可能な画像処理装置を提供
するものである。
（問題点を解決するための手段）
この発明の画像処理装置は、画像データを記憶する画像
メモリと、この画像メモリからシリアルに読み出した画
素データをラインごとに遅延させて出力する複数のライ
ンバッファと、各ラインごとの画素データを一時保持し
てシリアルに出力する複数のラッチ回路を備え、全画像
領域中の特定画素を中心とする局所領域のデータパター
ンから該特定画素のデータを変換して前記画像メモリに
書き込む画像処理装置において、複数のパターンデータ
を１ワードとして書き込み可能なメモリ及びこのメモリ
の１ワード長分のセレクト数を持つセレクタから成るパ
ターンテーブルを設け、前記局所領域のデータを読出用
データとしてこのパターンテーブルのメモリに格納され
たパターンデータをセレクトして前記画像メモリに書き
込むようにしたものである。
メモリと、この画像メモリからシリアルに読み出した画
素データをラインごとに遅延させて出力する複数のライ
ンバッファと、各ラインごとの画素データを一時保持し
てシリアルに出力する複数のラッチ回路を備え、全画像
領域中の特定画素を中心とする局所領域のデータパター
ンから該特定画素のデータを変換して前記画像メモリに
書き込む画像処理装置において、複数のパターンデータ
を１ワードとして書き込み可能なメモリ及びこのメモリ
の１ワード長分のセレクト数を持つセレクタから成るパ
ターンテーブルを設け、前記局所領域のデータを読出用
データとしてこのパターンテーブルのメモリに格納され
たパターンデータをセレクトして前記画像メモリに書き
込むようにしたものである。
（作用）
この発明の画像処理装置においては、メモリに複数のパ
ターンデータが１ワードとして書き込まれたパターンテ
ーブルが設けられ、このパターンテーブルを参照するこ
とにより特定画素のデータ変換が行われる。その際、パ
ターンテーブルには上記メモリの１ワード長分のセレク
ト数を持つセレクタが設けられており、メモリから出力
されたデータをセレクトして画像メモリに出力している
ので、アクセス回数が少なく、また複数のフィルタ構成
が可能である。
ターンデータが１ワードとして書き込まれたパターンテ
ーブルが設けられ、このパターンテーブルを参照するこ
とにより特定画素のデータ変換が行われる。その際、パ
ターンテーブルには上記メモリの１ワード長分のセレク
ト数を持つセレクタが設けられており、メモリから出力
されたデータをセレクトして画像メモリに出力している
ので、アクセス回数が少なく、また複数のフィルタ構成
が可能である。
第１図はこの発明に係る画像処理装置の回路構成を示す
ブロック図であり、第３図と同一符号は同一部分を示し
ている。図中、１３はデータ変換用の種々のパターンデ
ータが格納されているパターンテーブルで、各ラッチ回
路から出力された特定画素を中心とする局所領域のデー
タを読出用データとしてこのパターンテーブルに格納さ
れているパターンデータが画像メモリｌに出力される。
ブロック図であり、第３図と同一符号は同一部分を示し
ている。図中、１３はデータ変換用の種々のパターンデ
ータが格納されているパターンテーブルで、各ラッチ回
路から出力された特定画素を中心とする局所領域のデー
タを読出用データとしてこのパターンテーブルに格納さ
れているパターンデータが画像メモリｌに出力される。
第２図はパターンテーブル１３の詳細構成図である。こ
のパターンテーブル１３は、データ人力装置ｌＯからの
複数のパターンデータが１ワードとして書き込まれるメ
モリ１４と、このメモリ１４の１ワード長分のセレクト
数をもつセレクタ１５から構成されている。
のパターンテーブル１３は、データ人力装置ｌＯからの
複数のパターンデータが１ワードとして書き込まれるメ
モリ１４と、このメモリ１４の１ワード長分のセレクト
数をもつセレクタ１５から構成されている。
上記のように構成された画像処理装置は、従来と同様画
像メモリ１から各画素のデータがシリアルに読み出され
、各ラインバッファ２．３及びラッチ回路４１Ｉ、４ｂ
、＝・”６ｂ 、６ｃにより３×３マトリクスの局所
領域のデータが得られる。そして、この領域のデータは
パターンテーブル１３によりデータ変換され、画像メモ
リ１に書き込まれる。その際パターンテーブル１３にお
いて、例えば第３図（ａ）に示す３×３マトリクス領域
に対して第３図（ｂ）のようなパターンデータをセット
する場合、表１のようにメモリ１４のアドレスをその局
所領域のアドレスに対応して各データがセットされる。
像メモリ１から各画素のデータがシリアルに読み出され
、各ラインバッファ２．３及びラッチ回路４１Ｉ、４ｂ
、＝・”６ｂ 、６ｃにより３×３マトリクスの局所
領域のデータが得られる。そして、この領域のデータは
パターンテーブル１３によりデータ変換され、画像メモ
リ１に書き込まれる。その際パターンテーブル１３にお
いて、例えば第３図（ａ）に示す３×３マトリクス領域
に対して第３図（ｂ）のようなパターンデータをセット
する場合、表１のようにメモリ１４のアドレスをその局
所領域のアドレスに対応して各データがセットされる。
ここで、上記パターンテーブル１３のメモリ！４には、
例えば２６×８ビツト構成のものを使用している。この
場合、１ワードが８ビツト長となり、８個のパターンデ
ータが１ワードとして人力される。これで、５１２通り
のパターンデータを人力するに際して、６４ （５１２
／８）ワード分だけ人力すわば良いことになる。そして
、このセットしたパターンデータは次のようにして読み
出される。すなわち、各ラッチ回路からのデータを９ビ
ツトの読み出し用データとし、このデータの上位６ビツ
トはメモリ１４のアドレス情報として入力され、そのア
ドレスに対するデー′９（８ビツト）がセレクタ１５の
データ川入力ボート（ＡＯ〜Ａツ）に出力され、また残
りの下位３ビツトはセレクト情報としてセレクタ１５の
セレクト川人力ポート（ＳＯ〜Ｓｔ）に出力される。
例えば２６×８ビツト構成のものを使用している。この
場合、１ワードが８ビツト長となり、８個のパターンデ
ータが１ワードとして人力される。これで、５１２通り
のパターンデータを人力するに際して、６４ （５１２
／８）ワード分だけ人力すわば良いことになる。そして
、このセットしたパターンデータは次のようにして読み
出される。すなわち、各ラッチ回路からのデータを９ビ
ツトの読み出し用データとし、このデータの上位６ビツ
トはメモリ１４のアドレス情報として入力され、そのア
ドレスに対するデー′９（８ビツト）がセレクタ１５の
データ川入力ボート（ＡＯ〜Ａツ）に出力され、また残
りの下位３ビツトはセレクト情報としてセレクタ１５の
セレクト川人力ポート（ＳＯ〜Ｓｔ）に出力される。
そしてこのセレクタ１５から上記セレクト情報により選
択されたデータが出力ボート（Ｙ）から画像メモリｌに
出力され、そのデータの古き込みが行われる。
択されたデータが出力ボート（Ｙ）から画像メモリｌに
出力され、そのデータの古き込みが行われる。
この時、上記パターンテーブル１３では表２に示すよう
なテーブルに対して以下のような処理動作が行われる。
なテーブルに対して以下のような処理動作が行われる。
表 ２
（イ）テーブルを（θ〜？）、（８〜１５）。
−−−、（５０４〜５１１）のように８パターンずつに
分ける。
分ける。
（ロ）テーブル（θ〜７）の８パターンデータを並べた
ものｒｏｏｏｌｏｌｌｏＪ （８ビツト）を１ワード
としてメモリ１４のアドレス値０の部分に人力する。同
様に、テーブル（８〜１５）のデータｒｏｔｔｏｔｏ。
ものｒｏｏｏｌｏｌｌｏＪ （８ビツト）を１ワード
としてメモリ１４のアドレス値０の部分に人力する。同
様に、テーブル（８〜１５）のデータｒｏｔｔｏｔｏ。
Ｏ」を１ワードとしてアドレス値１の部分に入力するや
（ハ）パターンデータの読み出し用データ（９ビツト）
の上位６ビツトをアドレス情報、下位３ビツトをセレク
ト情報としてメモリ１４及びセレクタ１５に入力する。
の上位６ビツトをアドレス情報、下位３ビツトをセレク
ト情報としてメモリ１４及びセレクタ１５に入力する。
例えば読み出し用データがｒｏｏｏｏｏｌ １１０」で
あれば上位６ビツトのｒｏｏｏｏ。
あれば上位６ビツトのｒｏｏｏｏ。
１」の信号がメモリ１４のアドレス値となり、下位３ビ
ツトのｒｌ１０４の信号がセレクト値となる。
ツトのｒｌ１０４の信号がセレクト値となる。
（ニ）メモリ１４のアドレス値１に対するパターンデー
タｒｏ１１０１０００Ｊがセレクタ１５に人力され、そ
の時のセレクト値に応じたデータ、例えばセレクト値が
６であればＡ６ボートの人力データが選択され、画像メ
モリｌに出力される。
タｒｏ１１０１０００Ｊがセレクタ１５に人力され、そ
の時のセレクト値に応じたデータ、例えばセレクト値が
６であればＡ６ボートの人力データが選択され、画像メ
モリｌに出力される。
このようにして、パターンテーブル１３のデータ書き込
みとデータ読み出しが行われ、特定画素のデータ変換、
すなわちフィルタ処理が行われる。その際、複数のパタ
ーンデータをまとめて人力できるのでメモリ１４へのア
クセス回数が減り、高速で処理することができる。表３
は人カバターン数とレメモリのアクセス回数との関係を
示したものである。
みとデータ読み出しが行われ、特定画素のデータ変換、
すなわちフィルタ処理が行われる。その際、複数のパタ
ーンデータをまとめて人力できるのでメモリ１４へのア
クセス回数が減り、高速で処理することができる。表３
は人カバターン数とレメモリのアクセス回数との関係を
示したものである。
表３
また、カウンタやシフトレジスタなどを使用していない
ので、メモリ１４の１ワード長分のセレクト数をもつセ
レクタを使用すれだけの簡単な回路構成となる。しかも
、複数のフィルタを容易に構成することができ、１６ビ
ツト、３２ビツトへの拡張も容易であり、フィルタのパ
ターンの内容も筒単に変えることができる。
ので、メモリ１４の１ワード長分のセレクト数をもつセ
レクタを使用すれだけの簡単な回路構成となる。しかも
、複数のフィルタを容易に構成することができ、１６ビ
ツト、３２ビツトへの拡張も容易であり、フィルタのパ
ターンの内容も筒単に変えることができる。
なお、上記実施例でけｌワードが８ビツトのメモリを使
用した場合について説明したが、セレクタの変更により
ビット数を拡張することができる。
用した場合について説明したが、セレクタの変更により
ビット数を拡張することができる。
（発明の効果）
以上説明したように、この発明によれば、メそす及びセ
レクタを用いたパターンテーブルのデータを参照するこ
とによってフィルタのパターンを決めているので、１１
革な回路構成で、処理速度が低下することなく、複数の
フィルタを容易に構成できるという効果が得られる。
レクタを用いたパターンテーブルのデータを参照するこ
とによってフィルタのパターンを決めているので、１１
革な回路構成で、処理速度が低下することなく、複数の
フィルタを容易に構成できるという効果が得られる。
第１図はこの発明に係る画像処理装置の回路構成を示す
ブロック図、第２図は第１図のパターンテーブルの詳細
構成図、第３図（ａ）、（ｂ）は局所領域のデータパタ
ーンを示す説明図、第４図は従来例を示す回路構成図、
第５図（ａ）。 （ｂ）はメモリを使用した従来のパターンテーブルを示
すブロック図である。 ｌ−一画像メモリ ２．３−ｍ−ラインバッファ ’ ａ ＊ ４ ｂ ｒ ４ ｃ ”−ラッチ回路５、
．５ｂ 、５ｃｍ−−−ラッチ回路６、．６ｂ、６ｅ−
−−ラッチ回路 １０・−一データ人力装置 １３・−一パターンテーブル １４・−一メモリ １５−−セレクタ 出願人 スタンレー電気株式会社 第４図 第５図 （ａ） （ｂ）
ブロック図、第２図は第１図のパターンテーブルの詳細
構成図、第３図（ａ）、（ｂ）は局所領域のデータパタ
ーンを示す説明図、第４図は従来例を示す回路構成図、
第５図（ａ）。 （ｂ）はメモリを使用した従来のパターンテーブルを示
すブロック図である。 ｌ−一画像メモリ ２．３−ｍ−ラインバッファ ’ ａ ＊ ４ ｂ ｒ ４ ｃ ”−ラッチ回路５、
．５ｂ 、５ｃｍ−−−ラッチ回路６、．６ｂ、６ｅ−
−−ラッチ回路 １０・−一データ人力装置 １３・−一パターンテーブル １４・−一メモリ １５−−セレクタ 出願人 スタンレー電気株式会社 第４図 第５図 （ａ） （ｂ）
Claims (1)
- 画像データを記憶する画像メモリと、この画像メモリか
らシリアルに読み出した画素データをラインごとに遅延
させて出力する複数のラインバッファと、各ラインごと
の画素データを一時保持してシリアルに出力する複数の
ラッチ回路を備え、全画像領域中の特定画素を中心とす
る局所領域のデータパターンから該特定画素のデータを
変換して前記画像メモリに書き込む画像処理装置におい
て、複数のパターンデータを１ワードとして書き込み可
能なメモリ及びこのメモリの１ワード長分のセレクト数
を持つセレクタから成るパターンテーブルを設け、前記
局所領域のデータを読出用データとしてこのパターンテ
ーブルのメモリに格納されたパターンデータをセレクト
して前記画像メモリに書き込むようにしたことを特徴と
する画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32990787A JPH01173176A (ja) | 1987-12-28 | 1987-12-28 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32990787A JPH01173176A (ja) | 1987-12-28 | 1987-12-28 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173176A true JPH01173176A (ja) | 1989-07-07 |
Family
ID=18226593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32990787A Pending JPH01173176A (ja) | 1987-12-28 | 1987-12-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173176A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120625A (en) * | 1976-04-02 | 1977-10-11 | Toshiba Corp | Video information processing unit |
| JPS5512571A (en) * | 1978-07-13 | 1980-01-29 | Fujitsu Ltd | Control system for memory element |
| JPS5822445A (ja) * | 1981-07-31 | 1983-02-09 | Nec Corp | デジタル映像処理用演算装置 |
| JPS62147575A (ja) * | 1985-12-23 | 1987-07-01 | Fuji Xerox Co Ltd | 画素デ−タ変換回路 |
-
1987
- 1987-12-28 JP JP32990787A patent/JPH01173176A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120625A (en) * | 1976-04-02 | 1977-10-11 | Toshiba Corp | Video information processing unit |
| JPS5512571A (en) * | 1978-07-13 | 1980-01-29 | Fujitsu Ltd | Control system for memory element |
| JPS5822445A (ja) * | 1981-07-31 | 1983-02-09 | Nec Corp | デジタル映像処理用演算装置 |
| JPS62147575A (ja) * | 1985-12-23 | 1987-07-01 | Fuji Xerox Co Ltd | 画素デ−タ変換回路 |
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