JPS626487A - 複数デ−タビツト構成のメモリｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数データビット構成のメモリＩ　Ｃに関する
。

〔従来の技術〕

情報処理装置に使用されるメモリＩＣとしては一一般に
、半導体メモリＩＣ，特にダイナミック型ＭＯＳメモリ
ＩＣが用いられているが、近年、その集積度の向上と用
途の多様化から、従来の１データビツト構成に加え複数
データビット構成のダイナミック型ＭＯＳメモリＩＣが
しばしば使用される様になって来た。

第４図は従来の複数データビット構成のメモリＩＣの一
例を示したブロック図で１本例では。

１６にワード×４ビット構成のメモリＩＣを示しである
。図中＃　Ｌ　ＯＯ’は従来のメモリＩＣであって、４
個のＩＫワード×１ピットのメモリアレイ１０１゜、１
０１．．１０１□及び１０１３から構成されている。各
メモリアレイ１０１は、７個のアドレス信号ａ０〜ａ、
を入力する７本のアドレス入力端子Ａ０〜Ａ、、第１の
クロック信号φ、を入力する行アドレス・ストローブ入
力端子ＲＡＳ　、第２のクロック（ｌφ２を入力する列
アドレス・ストローブ入力端子ＣＡＳ及び書込みクロッ
ク信号φ、を入力する書込みエネイブル入力端子ＷＥと
を有し、こモ！７　Ｉ　Ｃ１００’内部で共通に接続さ
れている。又。

各々のメモリアレイ１０１０．１０１．．１０１．及び
１０１、は、それぞれデータｄｉｅ　　ｌ　ｅｄ＊及び
ｄ４を別個に入出力するための双方向データビット端子
Ｄ０　、ＤＩ　、Ｄ、及びり、を有している。

この他にデータビットの入力、出力を決定するための信
号を入力する端子が通常備えられているが。

本図では省略しである。

次に、第４図に示したメモリＩ　Ｃの書込み時の動作に
ついて、第５図に示したタイムチャートをも参照して説
明する。

この型のメモリＩＣは、アドレス信号を時分割で２回入
力する。先ず、第１のクロック信号φ１の立下り時に、
アドレス信号ａ０〜ａ、とじて行アドレス信号ｒ０〜ｒ
６をとり込み１次に、第２のクロック信号φ２の立下シ
時に、アドレス信号ＩＬＯ”””ａ６として列アドレス
信号００〜Ｃ６をとり込み９合計１４個のアドレス信号
で１６にワードをアドレシングする。また、書込みクロ
ック信号φ、の立下り時にデータｄ。−ｄ３の内容を書
き込む。

〔発明が解決しようとする問題点〕

上述した従来の複数データピント構成のメモリＩＣは４
ビツト構成であるが、このメモリＩＣを使用する情報処
理装置においては、しばしば・？　ＩＪティチェック方
式が採用される為、９ビット単位で書込みを制御できる
構成のメモリ装置を必要とする場合がある。従って、こ
の様な装置に上述のメモリＩＣを使用する場合には、１
ビツト構成のメモリＩＣも併用する必要があった。

例えば、全体で３６ピツト構成のメモリ装置で９ビット
単位の書込みを制御可能とする為には。

２個の４ビツト構成のメモリＩＣと１個の１ビツト構成
のメモリＩＣを組み合わせて９ピツトとし。

これを４組使用する必要があった。この場合１通常同じ
ワード数の１ビツト構成のメモリＩＣと４ビツト構成の
メモリＩＣは入手しにくい為、メモリＩＣの一部のビッ
トが使用されなかったり、アドレス信号入力端子数の違
いから制御回路が複雑になったり、或いはワード方向に
メモリＩＣを複数盤べて使用する場合にチップ選択のた
めの回路が複雑になったシする等の欠点があった。

〔問題点を解決するための手段〕

本発明のメモリＩＣは、データービット数と同数の７リ
ツプフロツプと各ビットごとの書込みクロックを制御す
る制御回路を内蔵している。各７リソプ７０ツノのデー
タ入力端子は各々データ信号と接続され、出力端子は各
々のビットの書込みクロックを制御する制御回路に入力
されている。

また各フリップフロップのクロック入力端子は従来より
備えているクロック信号と内部で接続されている。

〔実施例〕

以下９本発明の実施例について図面を参照して説明する
。

第１図は本発明による複数データビット構成のメモリＩ
Ｃの一実施例の構成を示したブロック図で２本実施例も
、１６にワード×４ビット構成のメモＩＪＩＣを示しで
ある。第１図において＃１０゜は本発明に係る１６にワ
ード×４ビット構成のメモリＩＣである。１０１゜＝１
０１ｔ　ｙ１０１□及び１０１３は、それぞれ１６にワ
ード×１ビットのメモリアレイである。１０２゜、１０
２．．１０２□及び１０２．は。

それぞれデータ入力端子りにデータｄ、、ｄエ　。

ｄ、及びｄ３を入力し、クロック入力端子に第１のクロ
ック信号φ□を入力するＤ型フリッゾフロップであシ、
第１のクロック信号φ、の立下り時にそれぞれデータｄ
６　　＊　ｄｌ　＊　ｄ２及びｄ３の内容を記憶する。

１０３．．１０３１．１０３□及び１０３３は、書込み
クロック制御に使用されるオアダートであって、その一
方の入力端子には書込みクロック信号φ３が、他方の入
力端子にはそれぞれＤ型クリップフロ２プ１０２．．１
０２□。

１０２□及び１０２３の出力端子方からの出力が入力し
、オアデートの出力端子はそれぞれメモリアレイ１０１
゜、１０１１．１０１□及び１０１３の書込みエネイブ
ル入力端子ＷＥに接続されている。即ち、各オアゲート
１０３は、各フリップフロップ１０２の内容に応じ、書
込みクロック信号φ３が各メモリアレイ１０１に入力さ
れるの大禁止して、データｄの書込みを禁止している。

第２図は第１図に示したメモリＩＣを利用した２０ピン
ト構成のメモリ装置の構成を示したブロック図で、５ピ
ツトごとの書込み制御を必要とする。図に示されるよう
に、４個の従来のメモリＩＣ１００′と１個の本発明の
メモリＩＣ１００とを有している。

第２図において、２０１は７ビツトの信号切換回路であ
って、クロック信号φ４によって行アドレス信号ｒ。−
ｒ６又は列アドレス信号Ｃ０〜Ｃ０を選択する。２０２
は４ビツトの信号切換回路であって、クロック信号φ４
によって書込み禁止信号す。ｅ　　１＊ｂ２及びす、又
はデータｄ４１ｄ９　、ｄ□４及びｄｓｓを選択する。

２０３゜。

２０３□、２０３２及び２０３３は、書込み禁止信号ｂ
Ｏ＋ｂ１　ｍｂ２及びｂ３に応じ５ビット単位の書込み
制御を行なうオアゲートである。２０４゜２０５は、ト
ライステートの・ぐツファ回路であり。

クロック信号φ、によって制御される。

り４ツク信号φ□　、φ２及びφ、は、それぞれメモリ
ＩＣ１００’、１００の行アドンスーストローブ入力端
子ＲＡＳ　、列アドレス・ストローブ入力端子ＣＡＳ及
び書込みエネイブル入力端子ＷＥに対応する信号である
。又、データｄ０〜ｄ４　、データｄ、〜ｄ、Ｍデータ
ｄ１゜〜ｄ　１’４及びデータｄ１５−〜ａｔｅは、そ
れぞれ書込み禁止信号ｂｏｒｂ□　。

ｂ２及びす、に対応するデータ群である。

本装置において・、従来のメモＩＪ　Ｉ　Ｃ１００’に
入力するデータル０〜ｄ８．データｄ、〜ｄ６．データ
ｄ１゜〜ｄ□、及びデータａｔｓ〜ｄｉｇの書込み制御
は、それぞれ書込み禁止信号ｂ（１＊ｔｌｌｙｂ２及び
ｂ３　、オアゲート２０３゜、２０３１　。

２０３２及び２０３３とクロック信号φ３によって行な
われる。一方１本発明のメモ＋７　Ｉ　Ｃ１００に入力
するデータｄ４ｅ　　＠ｊｄ１４及びｄｔｅの書込み制
御は１本発明の特徴であるメモ！Ｊ　Ｉ　Ｃ１００のビ
ット毎の書込み制御機能によって実行される。

以下、このことを第３図を併用して説明する。

第３図を参照すると１行アドレス・ストローブ入力端子
１正に入力するクロック信号φ□が立下る時点では、信
号切換回路２０１によって、アドレス入力端子Ａ０〜Ａ
６には行アドレス信号ｒ０〜ｒ７が入力されると同時に
、信号切換回路２０２によって、双方向データビット端
子Ｄ０〜Ｄ、には書込み禁止信号ｂ０〜ｂ３が入力され
ておシ。

これがメモリＩＣ１００内のフリップフロップ１０２゜
〜１０２３に記憶される。

次に、クロック信号φ４が反転すると、信号切換回路２
０１は列アドレス信号Ｃ０〜Ｃ７を、信号切換回路２０
２はデータｄ４　　ｇ　ｄ＠　　＊　ａ１４ｊｄ□、を
選択する。従って、書込みエネイブル入力端子Ｗ１に入
力するクロック信号φ、が立下る時点には、フリップフ
ロップ１０２゜〜１０２．に前もって記憶された書込み
禁止信号す。〜ｂ３によって、データｃｔ４１　ｄ９　
１　ｄ１４及びｄ□、の書込みが、メモリＩＣ１００内
部で制御される。

なお、上記実施例では、１６にワード×４ビット構成の
ダイナミック型メモリＩＣを例として挙げたが、他の構
成のメモＩＪ　Ｉ　Ｃあるいはスタティック型メモリＩ
Ｃにおいても本発明を適用できるのは言うまでもない。

又、上記応用例の５ビット単位の書込み制御を必要とす
るメモリ装置以外にも、利用可能な事は明らかである。

〔発明の効果〕

以上の説明で明らかなように本発明によｎば。

メモリＩＣに各ビットごとに書込み制御可能とする手段
を内蔵する事によって、所望の複数ビット単位の書込み
禁止機能を有するメモリ装置を容易に構成できるという
効果がある。

【図面の簡単な説明】

第１図は本発明による複数データビット構成のメモリＩ
Ｃの一実施例の構成を示したブロック図。 第２図は第１図に示したメモ＋Ｊ　Ｉ　Ｃを利用したメ
モリ装置の一応用例を示したブロック図、第３図は第２
図の動作を説明するためのタイムチャート。 第４図は従来の複数データビット構成のメモリＩＣの一
構成例を示したブロック図・第５図は第４図の動作を説
明するだめのタイムチャートチする。 １００・・・複数データビット構成のメモ！７１Ｃ。 １０１゜〜１０１３・・・メモリアレイ、１０２゜〜１
０２３・・・フリラグフロツノ、１０３゜〜１０３゜・
・・オアｆ−）。 、−’１００”　９０ 第１図 第２図 ’Ｏ〜’６　　ｃｏ％　ｃ６ 第・３図

Claims (1)

【特許請求の範囲】
1. １．１個の書込みクロック信号と、それ以外の少なくと
   も１個のクロック信号によって動作する複数のデータビ
   ット構成を有するメモリＩＣであって、前記書込みクロ
   ック信号以外の１つのクロック信号によってデータビッ
   ト上の情報を記憶する該データビット数と同数個のフリ
   ップフロップと該各フリップフロップの出力に応じて前
   記書込みクロック信号による各データビット毎の情報の
   書込みを制御する手段とを内蔵していることを特徴とす
   る複数データビット構成のメモリＩＣ。