JPH01173396A - スタティックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はスタティックＲＡＭ、特にその読出し状態で
の記憶データの安定化に関するものである。

〔従来の技術〕

第２図は例えば［ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ
　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ
、　ＦＤ−３２，Ｎｏ６．　Ｊｕｎｅ　１９８５．　Ｐ
、１１３７、　Ｆｉｇ、７Ｊに示された従来のＱａ　Ａ
ｓスタティックＲＡＭのメモリセル部を示す回路図であ
り、図において１はメモリセルで、１対のインバータ２
ａ、２ｂと、セルのアクセストランジスタ３ａ。

３ｂとで構成されている。インバータ２ａは、デイプリ
ージョン形ＭＯ３ｔ−ランジスタからなるセルの負荷ト
ランジスタ４ａと、エンハンスメント形ＭＯＳトランジ
スタからなるセルの駆動トランジスタ５ａとを第１．第
２の電源６．７の間に直列に接続するとともに、これら
負荷トランジスタ４ａと駆動トランジスタ５ａとの接続
点であるセルの記憶ノード８ａに負荷トランジスタ４ａ
のゲートを接続して構成されている。同様に、もう−方
のインバータ２ｂについても、デイプリージョン形ＭＯ
Ｓトランジスタからなるセルの負荷トランジスタ４ｂと
、エンハンスメント形ＭＯＳトランジスタからなるセル
の駆動トランジスタ５ｂとを第１．第２の電源６，７の
間に直列に接続し、これらの接続点であるセルの記憶ノ
ード８ｂに負荷トランジスタ４ｂのゲートを接続して構
成されている。そして、これら２つのインバータ２ａ。

２ｂは、ノード８ａが駆動トランジスタ５ｂのゲートに
、ノード８ｂが駆動トランジスタ５ａのゲートにそれぞ
れ接続される交差接続の構成とされている。

１０ａ、１０ｂはビット線対で、そのうちの第１のビッ
ト線１０ａとノード８ａとはアクセストランジスタ３ａ
を介して接続され、また第２のビット線１０ｂとノード
８ｂとはもう一方のアクセストランジスタ３ｂを介して
接続され、これらのアクセストランジスタ３ａ、３ｂの
ゲートはワード線１１に接続されている。また上記ビッ
ト線対１０ａ、１０ｂの一端は、ビット線負荷トランジ
スタ１２ａ、１２ｂを介して高電位電源である第１の電
源６に接続され、それら負荷トランジスタ１２ａ、１２
Ｅ）のゲートも第１の電源６に接続される一方、ビット
線対１０ａ、１０ｂの他端は、ビット線アクセストラン
ジスタ１３ａ、１３ｂを介してＩ１０線対１４ａ、１４
ｂに接続され、ビット線アクセストランジスタ１３ａ、
１３ｂのゲートはカラム選択線１５に接続されている。

従来のスタティックＲＡＭは上記のように構成され、そ
の動作は以下のように行われる。

（１）　　非選択時 メモリセル１が非選択状態にあるとき、ワード線１１の
電位はロウレベルに設定され、これにより２つのアクセ
ストランジスタ３ａ、３ｂはオフ状態となり、メモリセ
ル１はビット線対１０ａ。

１０ｂから電気的に切り離された状態となっている。そ
してメモリセル１では、交差接続された１対のインバー
タ２ａ、２ｂによりデータの保持が行われ、記憶ノード
８ａ、　８ｂの電圧レベルはそれぞれハイ、ロウもしく
はロウ、ハイの組合せで固定される。

第３図はこの非選択時におけるメモリセル１の直流電圧
特性を示し、図においてＡはインバータ２ａの特性曲線
を、Ｂはインバータ２ｂの特性曲線をそれぞれ示してい
る。そして、記憶ノード８ａ、８ｂにおけるハイ、ロウ
の電圧レベルは、第３図における２つの特性曲線Ａ、Ｂ
の交点で表ねされる安定点Ｓ　、Ｓ２に対応している。

（２）　　読出し時 メモリセル１が読出し状態にあるとき、ワード線１１の
電位はハイレベルに設定され、これにより２つのアクセ
ストランジスタ３ａ、３ｂはオン状態となって、メモリ
セル１はビット線対１０ａ、１０ｂに電気的に接続され
る。したがって、このとぎメモリセル１のインバータ２
ａでは、セルの負荷トランジスタ４ａのほかに、セルの
アクセストランジスタ３ａとビット線負荷１−ランジス
タ１２ａとを加えたものが、負荷素子として動き、同様
にインバータ２ｂでは、セルの負荷トランジスタ４ｂの
ほかに、セルのアクセストランジスタ３ｂとビット線負
荷トランジスタ１２ｂとを加えたしのが負荷素子として
働くことになる。すなわち読出し時には、ビット線負荷
トランジスタ１２ａとセルのアクセストランジスタ３ａ
、およびビット線負荷トランジスタ１２ｂとセルのアク
セストランジスタ３ｂをそれぞれ通して、セルの記憶ノ
ード８ａ、８ｂに電流が供給されることになり、このた
め第４図に示ずように、各インバータ２ａ。

２ｂの特性曲線Ａ、Ｂは、ハイからロウへの遷移の傾斜
が非選択状態の場合に比べてなだらかになる。

〔発明が解決しようとする問題点〕

従来のスタティックＲＡＭは上記のような構成であるた
め、セルのアクセストランジスタ３ａ。

３ｂ、セルの負荷トランジスタ４ａ、４ｂ、セルの駆動
トランジスタ５ａ、５ｂおよびビット線負荷トランジス
タ１２ａ、１２ｂの各素子特性のバラツキやノイズなど
によって、読出し時に２つのインバータ２ａ、２ｂにア
ンバランスが生じると、これらの特性曲線Ａ、Ｂは第５
図に示すようになつで、セルの記憶ノード３ａ、３ｂは
２つの安定点Ｓ、Ｓ２を持つことができなくなり、読出
し時にメモリセル１の記憶データを破壊するなどの問題
点があった。

この発明は、このような問題点を解消するためになされ
たもので、素子特性やノイズに左右されることなく読出
し時にもメモリセルの記憶データを安定保持することの
できるスタティックＲＡＭを得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るスタティックＲＡＭは、入出力が交差接
続された第１および第２のインバータと、書込み時に互
いに相反する電圧レベルの信号を受ける第１および第２
の再込み用ビット線と、前記第１のビット線と前記第１
のインバータの入力との間に接続され書込み時にオン動
作する第１のトランジスタと、前記第２のビット線と前
記第２のインバータの入力との間に接続され書込み時に
オン動作する第２のトランジスタと、一方電極が所定電
位に接続され前記第１および第２のインバータの出力の
うちの一方の出力に応じてオン・オフ動作する第３のト
ランジスタと、この第３のトランジスタの他方電極と読
出し用ビット線との間に接続され読出し時にオン動作す
る第４のトランジスタとを備えて構成されている。

〔作用〕

この発明においては、読出し時に第１．第２のトランジ
スタがオフして第１．第２のインバータは占込み用ビッ
ト線対から電気的に切り離され、記憶データは第３．第
４のトランジスタを経て読出し用ビット線に読み出され
るので、第１．第２のトランジスタや書込み用ビット線
対の負荷素子などが第１．第２のインバータの負荷素子
として作用せず、記憶データは安定保持される。　　′
〔実施例〕 第１図はこの発明によるスタティックＲＡＭの一実施例
を示す回路図である。この実施例に係るスタティックＲ
ＡＭでは、記憶データの読出しに専用される読出し用ビ
ット線１６が別に設けられるとともに、この読出し用ビ
ット線１６と低電位電源である第２の電源７との間に第
３および第４のトランジスタ１７．１８が直列に接続さ
れる。

トランジスタ１７のゲートはセルの記憶ノード８ａに接
続され、セルの記憶内容に応じてオン・オフ動作するよ
うに構成されている。一方、トランジスタ１８のゲート
には、読出し時にのみハイレベルの電位が設定される読
出し用ワード線１９が接続され、読出し時にはトランジ
スタ１８がオン動作して、トランジスタ１７のオン／オ
フに応じた電位を読出し用ビット線１６に読み出すよう
に構成されている。そして、読出し用ビット線１６の一
端は負荷トランジスタ２０を介して高電位電源である第
１の電源６に、その負荷トランジスタ２０のゲートも第
１の電源６にそれぞれ接続され、また読出し用ビット線
１６の他端はアクセストランジスタ２１を介して、読出
し時のデータ線として専用される読出し用データ線２２
に接続され、さらにそのアクセストランジスタ２１のゲ
ートはカラム選択線１５に接続されている。その他の構
成は第２図の従来回路と同様であるが、従来回路におけ
るビット線対１０ａ、１０ｂおよびＩ１０線対１４ａ、
１４ｂはこの実施例ではそれぞれ書込み専用のビット線
対１０ａ’　、１０ｂ’およびデータ線対１４ａ’　、
１４ｂ’　となり、また従来回路におけるワード線１１
はこの実施例では書込み時にのみハイレベルの電位が設
定される書込み用ワード線１１′となる。

上記のように構成されたスタティックＲＡＭにおいて、
書込み時および非選択時の動作は従来回路とほとんど同
じである。すなわちメモリセル１への書込み時において
、占込み用ワード線１１′、カラム選択線１５および読
出し用ワード線１９の電圧レベルはそれぞれハイ、ハイ
、ロウとなる。

これにより第１．第２のトランジスタであるセルのアク
セストランジスタ３ａ、３ｂおよび、ビット線アクセス
トランジスタ１３ａ、１３ｂがオンして、占込み用デー
タ線対１４ａ’　、１４ｂ’　がセルの記憶ノード８ａ
、８ｂとそれぞれ電気的に接続される。そして図示しな
いデータ人力バッファによる書込み用データ線対１４ａ
’　、１４ｂ’の電流放電能力を高め、ロウにしたい側
の記憶ノード８ａまたは８ｂの電位を強制的に引き抜く
ことにより、第５図のような特性を強制的に作り出す。

その後トランジスタ３ａ、３ｂ、１３ａ、１３ｂがオフ
することによりセル特性は第５図→第３図のようになり
、書込みが終了する。第５の場合には第３図の安定点Ｓ
２でデータ保持することになる。一方、メモリセル１の
非選択時の動作は従来技術に関連して説明したとおりで
あり、このとぎ読出し用ワード線１９の電位レベルはロ
ウである。

次に、読出し時の動作は以下のように行われる。

すなわち、読出し時には読出し用ワード線１９の電位は
ロウレベルからハイレベルに切り換わり、トランジスタ
１８がオン状態となる。このためトランジスタ１７と読
出し用ピット線１６とが電気的に接続される。

読出し用ピット線１６は負荷トランジスタ２０を介して
常時用１の電源６より充電されている。

いま、メモリセル１の記憶ノード８ａの電位がロウレベ
ルであれば、トランジスタ１７はオフしており、読出し
用ピット線１６の電位はハイレベルのまま変わることが
ない。これに対し、メモリセル１の記憶ノード８ａの電
位がハイレベルのときにはトランジスタ１７がオンして
おり、この場合にはトランジスタ１８のオンと同時に、
読出し用ピット線１６の電位は低電位電源である第２の
電源７に引き抜かれロウレベルに変わる。

このようにして、読出し用ピット線１６に読み出された
メモリセル１の記憶データは、アクセストランジスタ２
１．読出し用データ線２２を経て図示しないセンスアン
プへと伝えられる。

一方、以上の読出し時に書込み用ワード線１１の電位は
ロウレベルに設定されており、したがってメモリセル１
のアクセストランジスタ３ａ、３ｂがオンとなることは
ない。このため、従来装置の場合のように読出し時と非
選択時とでメモリセル１の直流電圧特性に変化が生じる
ことはなく、メモリセル１の記憶データが読出し時に破
壊されるようなことはない。

なお上記実施例では、メモリセル１におけるインバータ
２ａ、　２ａの負荷素子としてデイプリージョン形トラ
ンジスタ、駆動素子としてエンハンスメント形トランジ
スタを用いたＥ−Ｄインバータの場合について説明した
が、これに限ることなく、負荷素子として抵抗を、駆動
素子としてエンハンスメント形トランジスタを用いたＥ
−Ｒインバータや、負荷素子および駆動素子ともにエン
ハンスメント形トランジスタを用いたＥ−Ｅインバータ
、その他のインバータを用いて構成しても同様の動作を
行わせることができる。

また上記実施例では、読出し用ピット線１６の負荷素子
としてエンハンスメント形トランジスタを用いた場合に
ついて説明したが、これに限ることなく伯の負荷素子を
用いても同様の動作を行わせることができる。

さらに上記実施例では、第３のトランジスタ１７のゲー
トをメモリセル１の一方の記憶ノード８ａに接続したが
、他方の記憶ノード８ｂに接続しても同等の作用を行わ
せることかできる。

〔発明の効果〕

以上説明したように、この発明によれば、読出し時に第
１．第２のトランジスタをオフにして書込み用ピッ］・
線対から１対のインバータを電気的に切り離し、記憶デ
ータを第３．第４のトランジスタを経て読出し用ピット
線に読み出すように構成したので、第１．第２のトラン
ジスタや書込み用ビット線対の負荷素子などがインバー
タの負荷素子として作用することがなく、したがってメ
モリセルの直流電圧特性が非選択時と読出し時とで変化
せず、読出し時にメモリセルの記憶データが破壊される
のを防止し、素子特性のバラツキやノイズに左右されず
記憶データを安定保持できる効果がある。

【図面の簡単な説明】

第１図はこの発明によるスタティックＲＡＭの一実施例
を示す回路図、第２図は従来のＱａ　Ａｓスタティック
ＲＡＭを示す回路図、第３図は非選択時におけるメモリ
セルの直流電圧特性を示す特性図、第４図は読出し時に
おけるメモリセルの直流電圧特性を示す特性図、第５図
はメモリセルの素子特性にバラツキがある場合の読出し
時の直流電圧特性を示す特性図である。 図において、２ａ、２ｂはインバータ、３ａ。 ３ｂはセルのアクセストランジスタ、１０ａ’。 １０ｂ′は書込み用ビット線対、１６は読出し用ビット
線、１７は第３のトランジスタ、１８は第４のトランジ
スタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）入出力が交差接続された第１および第２のインバ
   ータと、書込み時に互いに相反する電圧レベルの信号を
   受ける第１および第２の書込み用ビット線と、前記第１
   のビット線と前記第１のインバータの入力との間に接続
   され書込み時にオン動作する第１のトランジスタと、前
   記第２のビット線と前記第２のインバータの入力との間
   に接続され書込み時にオン動作する第２のトランジスタ
   と、一方電極が所定電位に接続され前記第１および第２
   のインバータの出力のうちの一方の出力に応じてオン・
   オフ動作する第３のトランジスタと、この第３のトラン
   ジスタの他方電極と読出し用ビット線との間に接続され
   読出し時にオン動作する第４のトランジスタとを備える
   スタティックＲＡＭ。