JPH06162777A - 記憶回路装置 - Google Patents
記憶回路装置Info
- Publication number
- JPH06162777A JPH06162777A JP33676592A JP33676592A JPH06162777A JP H06162777 A JPH06162777 A JP H06162777A JP 33676592 A JP33676592 A JP 33676592A JP 33676592 A JP33676592 A JP 33676592A JP H06162777 A JPH06162777 A JP H06162777A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- control transistor
- read
- write control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 読み出しに掛かる時間と書き込みから読み出
しまでの時間との差を少なくする。 【構成】 書き込み制御用トランジスタの出力点に接続
されて、この出力点の論理を安定化するように逆並列接
続された第１のインバータ回路および第２のインバータ
回路と、上記出力点の電位がしきい値を超えると、この
出力点の反転論理を出力するドライバ回路とを備えて、
読み出し制御入力を受けてオンとなる読み出し制御トラ
ンジスタに、上記ドライバ回路の出力を読み出しデータ
として出力させる。
しまでの時間との差を少なくする。 【構成】 書き込み制御用トランジスタの出力点に接続
されて、この出力点の論理を安定化するように逆並列接
続された第１のインバータ回路および第２のインバータ
回路と、上記出力点の電位がしきい値を超えると、この
出力点の反転論理を出力するドライバ回路とを備えて、
読み出し制御入力を受けてオンとなる読み出し制御トラ
ンジスタに、上記ドライバ回路の出力を読み出しデータ
として出力させる。
Description
【０００１】
【産業上の利用分野】この発明は、スタティックＲＡＭ
において、データを読み出すのに掛かる時間と、データ
書き込みからそのデータを読み出すのに掛かる時間との
差を小さくする記憶回路装置に関するものである。
において、データを読み出すのに掛かる時間と、データ
書き込みからそのデータを読み出すのに掛かる時間との
差を小さくする記憶回路装置に関するものである。
【０００２】
【従来の技術】図３は示された従来のシングルエンドビ
ット線タイプの記憶回路装置を示す回路図であり、図に
おいて、１はメモリラッチ回路を構成するインバータ回
路、２は同じく帰還側のメモリラッチ回路を構成するイ
ンバータ回路、３はメモリラッチ回路に保持されている
データを読み出し、読み出しビット線を駆動するための
インバータ回路として構成されたドライバ回路、４は書
き込み制御端子を有するＮチャネルトランジスタである
書き込み制御用トランジスタ、５は読み出し制御端子を
有するＮチャネルトランジスタである読み出し制御用ト
ランジスタ、ｄはメモリラッチ回路のデータ入力側の接
続点、ｅはメモリラッチ回路のデータ出力側の接続点で
ある。
ット線タイプの記憶回路装置を示す回路図であり、図に
おいて、１はメモリラッチ回路を構成するインバータ回
路、２は同じく帰還側のメモリラッチ回路を構成するイ
ンバータ回路、３はメモリラッチ回路に保持されている
データを読み出し、読み出しビット線を駆動するための
インバータ回路として構成されたドライバ回路、４は書
き込み制御端子を有するＮチャネルトランジスタである
書き込み制御用トランジスタ、５は読み出し制御端子を
有するＮチャネルトランジスタである読み出し制御用ト
ランジスタ、ｄはメモリラッチ回路のデータ入力側の接
続点、ｅはメモリラッチ回路のデータ出力側の接続点で
ある。
【０００３】次に動作について説明する。書き込みは、
書き込み制御用トランジスタ４によって制御され、書き
込み制御端子に“Ｈ”電位が与えられると、該トランジ
スタ４はオン状態となり、外部より入力されたデータを
メモリラッチ回路に伝える。一方、書き込み制御端子に
“Ｌ”電位が与えられると、該トランジスタ４はオフ状
態となり、外部回路とメモリラッチ回路を電気的に遮断
する。読み出し制御用トランジスタ５による制御動作も
同様で、ドライブ回路３と読み出しビット線とを電気的
に制御する。
書き込み制御用トランジスタ４によって制御され、書き
込み制御端子に“Ｈ”電位が与えられると、該トランジ
スタ４はオン状態となり、外部より入力されたデータを
メモリラッチ回路に伝える。一方、書き込み制御端子に
“Ｌ”電位が与えられると、該トランジスタ４はオフ状
態となり、外部回路とメモリラッチ回路を電気的に遮断
する。読み出し制御用トランジスタ５による制御動作も
同様で、ドライブ回路３と読み出しビット線とを電気的
に制御する。
【０００４】読み出し制御用トランジスタ４を介して書
き込み動作を行うと、メモリラッチ回路の接続点ｄの電
位が変化し、インバータ回路のしきい値を越えると、該
回路が動作し、接続点ｅの電位が論理反転する。その
際、接続点ｅの電位が帰還側のインバータ回路２のしき
い値を越えると、該回路が動作し、最終的には接続点ｄ
と接続点ｅの論理が反転した状態で安定し、データが保
持される。
き込み動作を行うと、メモリラッチ回路の接続点ｄの電
位が変化し、インバータ回路のしきい値を越えると、該
回路が動作し、接続点ｅの電位が論理反転する。その
際、接続点ｅの電位が帰還側のインバータ回路２のしき
い値を越えると、該回路が動作し、最終的には接続点ｄ
と接続点ｅの論理が反転した状態で安定し、データが保
持される。
【０００５】そして、上記動作に於て、接続点ｅの電位
が論理反転する時、その電位がドライバ回路３のしきい
値を越えると、該回路が動作し、接続点ｅの論理を反転
出力する。こうして、ドライバ回路３の出力論理は、読
み出し制御用トランジスタ５を介して読み出しビット線
に出力される。
が論理反転する時、その電位がドライバ回路３のしきい
値を越えると、該回路が動作し、接続点ｅの論理を反転
出力する。こうして、ドライバ回路３の出力論理は、読
み出し制御用トランジスタ５を介して読み出しビット線
に出力される。
【０００６】
【発明が解決しようとする課題】従来の記憶回路装置は
以上のように構成されているので、読み出しの場合には
ドライバ回路３の出力を読み出し制御用トランジスタ５
で読み出すのに対して、ライトスルーと呼ばれる使い方
で、このトランジスタ５をオン状態にしておき、書き込
み制御用トランジスタ４で書き込んだデータをそのまま
読み出す場合には、メモリラッチ回路の前保持データを
反転し、さらにドライバ回路３の出力を反転してからビ
ット線にデータを読み出すことになるので、単に読み出
しを行う場合に較べて時間がかかるなどの問題点があっ
た。
以上のように構成されているので、読み出しの場合には
ドライバ回路３の出力を読み出し制御用トランジスタ５
で読み出すのに対して、ライトスルーと呼ばれる使い方
で、このトランジスタ５をオン状態にしておき、書き込
み制御用トランジスタ４で書き込んだデータをそのまま
読み出す場合には、メモリラッチ回路の前保持データを
反転し、さらにドライバ回路３の出力を反転してからビ
ット線にデータを読み出すことになるので、単に読み出
しを行う場合に較べて時間がかかるなどの問題点があっ
た。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ライトスルー時において、読み
出し時間と書き込みから読み出すまでの時間の差を少な
くできる記憶回路素子を得ることを目的とする。
ためになされたもので、ライトスルー時において、読み
出し時間と書き込みから読み出すまでの時間の差を少な
くできる記憶回路素子を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る記憶回路
装置は、書き込み制御用トランジスタの出力点に接続さ
れて、この出力点の論理を安定化するように逆並列接続
された第１のインバータ回路および第２のインバータ回
路と、上記出力点の電位がしきい値を超えると、この出
力点の反転論理を出力するドライバ回路とを備えて、読
み出し制御入力を受けてオンとなる読み出し制御トラン
ジスタに、上記ドライバ回路の出力を読み出しデータと
して出力させるようにしたものである。
装置は、書き込み制御用トランジスタの出力点に接続さ
れて、この出力点の論理を安定化するように逆並列接続
された第１のインバータ回路および第２のインバータ回
路と、上記出力点の電位がしきい値を超えると、この出
力点の反転論理を出力するドライバ回路とを備えて、読
み出し制御入力を受けてオンとなる読み出し制御トラン
ジスタに、上記ドライバ回路の出力を読み出しデータと
して出力させるようにしたものである。
【０００９】
【作用】この発明における記憶回路装置は、書き込みデ
ータが書き込み制御用トランジスタを介して第１および
第２のインバータ回路との接続点に入力されると、以前
にそのインバータ回路よりなるメモリラッチ回路に保持
されていたデータの内容を書き換えると同時に、入力さ
れたデータがそのままドライバ回路を通して出力され
る。この結果、従来データの書き込みから読み出しまで
にかかっていた遅延時間の内、ラッチ回路の論理を反転
するのにかかっていた遅延時間分を削減可能にする。
ータが書き込み制御用トランジスタを介して第１および
第２のインバータ回路との接続点に入力されると、以前
にそのインバータ回路よりなるメモリラッチ回路に保持
されていたデータの内容を書き換えると同時に、入力さ
れたデータがそのままドライバ回路を通して出力され
る。この結果、従来データの書き込みから読み出しまで
にかかっていた遅延時間の内、ラッチ回路の論理を反転
するのにかかっていた遅延時間分を削減可能にする。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１，２はメモリラッチ回路を構成
するインバータ回路、３は入力データまたはメモリラッ
チ回路に保持されているデータを読み出して、読み出し
ビット線を駆動するドライバ回路、４は上記入力データ
の書き込み制御用トランジスタ、５は読み出し制御用ト
ランジスタで、これらは図３に示したものと同様のもの
が用いられる。なお、ａは書き込み制御用トランジスタ
４の出力点としての、各メモリラッチ回路の接続点であ
る。
する。図１において、１，２はメモリラッチ回路を構成
するインバータ回路、３は入力データまたはメモリラッ
チ回路に保持されているデータを読み出して、読み出し
ビット線を駆動するドライバ回路、４は上記入力データ
の書き込み制御用トランジスタ、５は読み出し制御用ト
ランジスタで、これらは図３に示したものと同様のもの
が用いられる。なお、ａは書き込み制御用トランジスタ
４の出力点としての、各メモリラッチ回路の接続点であ
る。
【００１１】また、インバータ回路１，２で構成される
メモリラッチ回路の接続点ａには、書き込み制御用トラ
ンジスタ４の一端が接続され、外部からの入力データを
メモリラッチ回路に伝える。同じく接続点ａには、読み
出し用のドライバ回路３の入力端子が接続され、該回路
の出力には接続点ａの論理の反転論理が出力される。ド
ライバ回路３の出力端子は読み出し制御用トランジスタ
５の一端に接続され、その出力は制御端子の電位により
制御される。
メモリラッチ回路の接続点ａには、書き込み制御用トラ
ンジスタ４の一端が接続され、外部からの入力データを
メモリラッチ回路に伝える。同じく接続点ａには、読み
出し用のドライバ回路３の入力端子が接続され、該回路
の出力には接続点ａの論理の反転論理が出力される。ド
ライバ回路３の出力端子は読み出し制御用トランジスタ
５の一端に接続され、その出力は制御端子の電位により
制御される。
【００１２】図２は図１の回路各部における信号のタイ
ミングチャートであり、図 において、ＶW1はワード線
（ＷＬ）の電圧波形であり、図１の書き込み制御用トラ
ンジスタ４の制御端子に入力される波形、Ｖａは図１の
接続点ａの波形、各トランジスタ１，２のビット線上の
Ｖｂは図１の各トランジスタ１，２のビット線上のｂ点
の波形、Ｖｃは図１の読み出し制御用トランジスタ５の
出力側における出力点ｃの波形を示す。
ミングチャートであり、図 において、ＶW1はワード線
（ＷＬ）の電圧波形であり、図１の書き込み制御用トラ
ンジスタ４の制御端子に入力される波形、Ｖａは図１の
接続点ａの波形、各トランジスタ１，２のビット線上の
Ｖｂは図１の各トランジスタ１，２のビット線上のｂ点
の波形、Ｖｃは図１の読み出し制御用トランジスタ５の
出力側における出力点ｃの波形を示す。
【００１３】次に動作について、図２にタイミングチャ
ートを参照しながら説明する。まず、書き込み制御用ト
ランジスタ４の書き込み制御線（ワード線）ＷＬの電位
ＶW1が立ち上がると、外部より入力されたデータ（この
例では“Ｈ”）が接続点ａに伝わる。接続点ａの電位Ｖ
ａが図１のトライバ回路３のしきい値を超えると、この
ドライバ回路３が動作して、出力点ｃには接続点ａの反
転論理が出力される。このため、書き込み制御用トラン
ジスタ４がオン状態になってから出力点ｃに書き込みデ
ータが出力されるまでの時間は、ｔ1 に短縮される。
ートを参照しながら説明する。まず、書き込み制御用ト
ランジスタ４の書き込み制御線（ワード線）ＷＬの電位
ＶW1が立ち上がると、外部より入力されたデータ（この
例では“Ｈ”）が接続点ａに伝わる。接続点ａの電位Ｖ
ａが図１のトライバ回路３のしきい値を超えると、この
ドライバ回路３が動作して、出力点ｃには接続点ａの反
転論理が出力される。このため、書き込み制御用トラン
ジスタ４がオン状態になってから出力点ｃに書き込みデ
ータが出力されるまでの時間は、ｔ1 に短縮される。
【００１４】これに対し、従来の図３では、ｄ点からｅ
点の遅延分△ｔ（図１ではａ点からｂ点に相当）が生じ
るため、書き込み制御用トランジスタ４がオン状態にな
ってから、出力点ｃに書き込みデータが出力されるまで
の時間はｔ2 になる。
点の遅延分△ｔ（図１ではａ点からｂ点に相当）が生じ
るため、書き込み制御用トランジスタ４がオン状態にな
ってから、出力点ｃに書き込みデータが出力されるまで
の時間はｔ2 になる。
【００１５】
【発明の効果】以上のように、この発明によれば、書き
込み制御用トランジスタの出力点に接続されて、この出
力点の論理を安定化するように逆並列接続された第１の
インバータ回路および第２のインバータ回路と、上記出
力点の電位がしきい値を超えると、この出力点の反転論
理を出力するドライバ回路とを備えて、読み出し制御入
力を受けてオンとなる読み出し制御トランジスタに、上
記ドライバ回路の出力を読み出しデータとして出力させ
るように構成したので、書き込み制御用トランジスタで
書き込んだデータを読み出すのに掛かる時間を大幅に短
縮でき、これによりアクセスタイムとライトプリチャー
ジディレイの差を小さくできるものが得られる効果があ
る。
込み制御用トランジスタの出力点に接続されて、この出
力点の論理を安定化するように逆並列接続された第１の
インバータ回路および第２のインバータ回路と、上記出
力点の電位がしきい値を超えると、この出力点の反転論
理を出力するドライバ回路とを備えて、読み出し制御入
力を受けてオンとなる読み出し制御トランジスタに、上
記ドライバ回路の出力を読み出しデータとして出力させ
るように構成したので、書き込み制御用トランジスタで
書き込んだデータを読み出すのに掛かる時間を大幅に短
縮でき、これによりアクセスタイムとライトプリチャー
ジディレイの差を小さくできるものが得られる効果があ
る。
【図１】この発明の一実施例による記憶回路装置を示す
回路図である。
回路図である。
【図２】図１における回路各部の信号波形を示すタイミ
ングチャートである。
ングチャートである。
【図３】従来の記憶回路装置を示す回路図である。
１，２ インバータ回路 ３ ドライバ回路 ４ 書き込み制御用トランジスタ ５ 読み出し制御用トランジスタ ａ 接続点（出力点）
Claims (1)
- 【請求項１】 書き込み制御入力を受けてオンとなっ
て、外部入力信号を出力する書き込み制御用トランジス
タと、該書き込み制御用トランジスタの出力点に接続さ
れて、この出力点の論理を安定化するように逆並列接続
された第１のインバータ回路および第２のインバータ回
路と、上記書き込み制御用トランジスタの出力点に接続
されて、該出力点の電位がしきい値を超えると、この出
力点の反転論理を出力するドライバ回路と、読み出し制
御入力を受けてオンとなって、上記ドライバ回路の出力
を読み出しデータとして出力する読み出し制御用トラン
ジスタとを備えた記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33676592A JPH06162777A (ja) | 1992-11-25 | 1992-11-25 | 記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33676592A JPH06162777A (ja) | 1992-11-25 | 1992-11-25 | 記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162777A true JPH06162777A (ja) | 1994-06-10 |
Family
ID=18302497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33676592A Pending JPH06162777A (ja) | 1992-11-25 | 1992-11-25 | 記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06162777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172813A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び半導体記憶装置の動作方法 |
| JP2013030265A (ja) * | 2005-11-25 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
-
1992
- 1992-11-25 JP JP33676592A patent/JPH06162777A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172813A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び半導体記憶装置の動作方法 |
| JP2013030265A (ja) * | 2005-11-25 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
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