JPH01173751A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高集積化Φ高密度化に好適な半導体装置に関
するものである。

〔従来の技術〕

近年、半導体装置の進歩は目ざましく、高集積化・高密
度化に伴い、その中に形成される各素子パターンの微細
化が急速に進んでいる。高速で、しかも小型、大容量の
半導体装置への要求は強く、それらを実現するためて、
各素子パターンはますます微細化されることが不可欠と
なってきている。

特に、メモリ素子はその代表例であり、トランジスタや
キャパシタ等の各素子単体はもとより、それらから構成
されるメモリセルの寸法を小さくして占有面積の低減を
図ることが必要となっており、それら実現のために各種
の構造の開発が活発に行われている。

第６図および第７図に示すものは従来の半導体装置であ
って、スタックド・キャパシタセル構造を有するメモリ
素子の要部を示す図である。第６図はメモリセルが複数
配列された状態を示す平面図、第１図は第６図の■−■
線における断面図である。図において、Ｔ１はメモリセ
ルを構成するＭＯＳ　＠−電界効果トランジスタ（ＭＯ
Ｓ　　ＦＥＴ：以下、トランジスタと称す）、Ｃ１は同
じくメモリセルを構成するキャパシタであり、この場合
、中央部に上記トランジスタＴｌが形成され、その外側
部に上記キャパシタ０１が形成されている。中央部にお
けるトランジスタＴｌは、半導体基板（以下、基板と称
す）（１）上に形成された薄いゲート酸化膜（３ａ）の
上にワード線と兼用されるトランス７アゲート（２）が
２個配設され、これらトランスファゲート（２）の両側
における上記基板（１）の−主面にソース領域（４ｂ）
、ドレイン領域（４ａ）となるｎ”ＱＱ域（４）が配設
されるものである。上記トランスフアゲ−）　＋２）　
ＩＩＣ挾まれる領域にドレイン領域（４ａ）が拡く形成
され、上記トランスファゲート（２）の外側部にはソー
ス領域（４ｂ）がそれぞれ形成される構造となっている
。

なお、上記基板（１１，トランスフアゲ−）　＋２）　
、ゲート酸化膜（３ａ）は、例えば、Ｐ型のシリコン単
結晶。

多結晶シリコン膜、シリコン酸化膜等で形成される。ま
た、上記キャパシタＣ１は、上記トランジスタＴ１の外
側部に隣接して配設される。上記キャパシタＣ１は、多
結晶シリコン膜等よりなる電圧印加用のキャパシタ書セ
ルプレート（以下、セルプレートと称す）（７）とこの
下の多結晶シリコン膜等よシなるキャパシタ・ストレー
ジノード（以下、ストレージノードと称す）（８）とで
対向電極を形成し、それら両者間にキャパシタゲート酸
化膜（３ｂ）が介在される構造を有している。上記キャ
パシタＣ１部の下面側には上記基板（１）との間（（ス
トレージノード絶縁膜（９ａ）が形成され、その上面側
にはトランスファゲート絶縁膜（９ｂ）が形成されて他
と絶縁されるようになされているが、上記ストレージノ
ード絶縁膜（９ａ）の一部にストレージノードコンタク
トホール（ｌｏａ）が設けられ、このコンタクトホール
（ｌｏａ）　ｆ通して上記ストレージノード（８）が上
記ソース領域（４ｂ）に接合され、上記キャパシタＣｌ
が上記トランジスタＴ１に接続されるものである。なお
、上記キャパシタＣ１上にも、ワード線となる長形状の
トランスファゲートα埠が配設されている。

ところで、上記キャパシタＣ１の下において、上記ソー
ス領域（４ｂ）の外１！Ｉ！ｌには、上記ソース領域（
４ｂ）と一部が接するように形成され、上記基板（１）
と同一導電型の不純物が高濃度にドーピングされたｐ＋
膚からなるチャネルカット層（６）が配設されておシ、
このチャネルカット庵（６）と上記ストレージノード絶
縁膜（９ａ）との間には、上記基板（１）が例えば、選
択酸化されて形成された厚いシリコン酸化膜よりなる分
離酸化膜（５）が配設されたものとなっている。

また、中央部において、上記トランスファゲート（２）
を被覆するように堆積されるシリコン酸化膜等よりなる
ビット線絶縁膜（９Ｃ）に設けられたビット線コンタク
トホール（ｘｏｂ　）を通して、上記ビット線絶縁膜（
９Ｃ）上に形成されたビット線（ロ）が上記ドレイン領
域（４ａ）に接合されている。上記ドレイン領域（４ａ
）は、２つの上記トランジスタＴ１に兼用される。これ
らトランジスタＴ１．キャパシタ０１より構成されるメ
モリセルは、上記分離酸化膜膜（５）。

チャネルカットｒ＠ｔ６１によって隣接のメモリセルと
の素子分離が行われる構成となっている。

〔発明が解決しようとする問題点〕

従来の半導体装置は以上のように構成され、トランジス
タＴ１が基板（１）の主面上に平面的に形成され、その
ドレイン領域（４ａ）にビット線σηがビット線コンタ
クトホール（ｘＯｂ）を介して接続されるものである。

従って、さらに高集積化ｅ高密度化が進み、各素子パタ
ーンがますます微細化されるにつれ、いわゆる短チヤネ
ル効果を生じたシ、電極配線の電気的接続を良好に行う
ことが困難となるといった不具合が起こる。すなわち、
前者は、トランスファゲート（２）の下に形成されるチ
ャネル長が短くなって、チャネル領域の電荷がゲート電
圧だけでなく、ソース領域（４ｂ）　、ドレイン領域（
４ａ）の電界や電位分布等の影響を大きく受けてしまい
、しきい値電圧が低下してしまったり、上記ドレイン領
域（４ａ）側のを２層がソース領域（４ｂ）側に近づい
てしまってソース・ドレイン間耐圧が低下してしまった
りする現象である。また、後者は、上記ビット線コンタ
クトホール（ｌｏｔ））が小さくなるにつれて、ビット
線αηが完全に埋まらず上記ドレイン領域（４ａ）との
接合が不完全となり、安定して良好な電気的接続を行う
ことが峻しくなってしまうものである。これらによって
、トランジスタＴｌの電気特性の劣化を招いてしまうこ
とになる。

さらに、このトランジスタＴｌにキャパシタＣ１を接続
してメモリセルを構成し、それらを上記基板（１）の主
面上に並列形成させたものでは、メモリセルの寸法１！
、１が大きなものとなシ、高集積化・高密度化を進める
につれて、上記ビット線コンタクトホール（ｘｏｂ）と
同じようにストレージノードコンタクトホール（１０ａ
）も寸法を小さくしなければならず、ストレージノード
（８）とソース領域（４ｂ）との電気的接続が良好に行
なえなくなったシ、上記キャパシタＯ１全体の面積が制
限されて大容量化を図ることができないものになる。

このように１　トランジスタＴｌの電気特性の劣化を招
いてしまうばかりか、高集積化・高密度化が抑制される
という間１点を有するものであった。

この発明は上記のような問題点を解消するためになされ
たもので、電気的接続が良好に行なえ、電気特性の優れ
たトランジスタが形成され、高集積化・高密度化に好適
な半導体装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体装置は、半導体基板の一主面に溝
を設け、その溝の側壁部如少なくともチャネルの一部が
形成されるようにトランジスタを構成し、上記溝の底面
部の基板に配設されるソースもしくはドレイン領域とな
る不純物領域に、上記溝内に設けられるコンタクトホー
ルを介して主面上に配宙される電極層が接続される構造
を有するものである。

〔作用〕

この発明に係る不純物領域は、基板の主面部に設けられ
た溝の底面部に配設されるため、上記基板の工面部にお
ける各素子に影害されず、上記溝の底面部に所要寸法に
形成可能である。従って、上記基板の工面部の占有され
るべき面積が低減されるとともに、電極層が上記不純物
領域に艮好な、しかも安定性の良い接合を行うことがで
きる。また、上記不純物領域は、上記溝の形成深さを変
えることによってその配設位置が変化し、そｎらの間に
形成されるチャネル長を調整可能となすことができる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。なお
、従来の技術の説明と重複する部分は、適宜その説明を
省略する。第１図および第２図はこの発明の一実施例に
よる半導体装置を示す図で、第１図はメモリセルが複数
配列された状態の平面（１５造を示す図、第２図は第１
図のト」線における断面図である。図において、Ｔ２は
第１のトランジスタ、Ｃ２は第１のキャパシタ、（１）
および（ロ）は従来のものと同一のもの、（２）は基板
（１）Ｋ設けられた溝、αＱはこの溝（６）内の側壁部
に沿って上記基板（１）の主面を越える高さに形成され
たワード線と兼用トランスファゲートである００４は酸
化膜であって、（１４ａ）および（ｘ４ｂ　）は第１の
キャパシタＣ２および第１のトランジスタＴ２にそれぞ
れ配設される第１のキャパシタゲート酸化膜およびトラ
ンス７７ゲート酸化漠（以下、ゲート酸化膜と称す）、
（至）はｎ＋頭域であって、（１５ａ）および（１５’
ｂ　）は上記溝（２）の底面部の基板（１）に形成され
たドレイン領域および上記溝（６）の開口部に接する上
記基板（１）の主面領域て形成された第１のソース領域
である。（ＩＱは上記第１のキャパシタＣ２の電圧印加
用の電極となる第１のセルプレー）、Ｃ７）はこの第１
のセルプレートαＱの対向電極となり、上記第１のキャ
パシタゲート酸化膜（：Ｌ４ａ）を挾んで上記第１のセ
ルプレートｑ・の下に配設されて上記第１のソース領域
（１５’ｂ）に接続される第１のストレージノード、（
至）は一方が上記溝（至）の底面部で上記ドレイン負域
（１５ａ）に接続され、他方が上記ビット線（ロ）に接
続される電極である。α９は眉間絶縁膜であって、（東
ａ）、（届ｂ）、（１９ｃ）および（１９ｃｌ）はそれ
ぞれ上記第１のストレージノードαη、トランスファゲ
ートα埠、電極（至）およびビット線＋、ｎ）の各絶縁
膜、■はコンタクトホールであって、（２０ａ）、（２
０ｂ）および（２０ｃ）はそれぞれ上記第１のストレー
ジノード絶縁膜（１９ａ）。

トランスファゲート絶縁膜（１９ｂ）およびビット線絶
縁膜（ユ９ｄ）に設けられた各コンタクトホールである
。このものは、上記溝（２）の底面部の基板（１）にド
レイン領域（１５ａ）　、上記溝（２）の開口部の基板
ｔ１）の工面部に第１のソース領域（１５ｂ）が配設さ
れ、これら両者間にチャネル誤域が形成されるべく、上
記溝亜内にトランスファゲート（至）が上記溝＠の側壁
部ｔζ沿うように配設され、上記＃１４（２）の底面部
から上記基板（１）の主面部にかけて第１のトランジス
タＴ２が構成されるものである。また、上記第１のトラ
ンジスタＴ２には、上記第１のソース領域（１５’ｂ）
を介して上記第１のキャパシタＣ２が接続されるもので
ある。

次に、第３図を用いて上記のように構成される半導体装
置の製造方法を説明する。

まず、基板（１）の−主面上に、例えばシリコン酸化膜
を形成し、リングラフィ工程によるパターニングを行っ
て上記シリコン酸化膜に所定パターンを形成した後、上
記基板（１）と逆導電型の不純物をイオン注入する。続
いて、熱処理を行い、上記基板ｔ１）に不純物を拡散さ
せてｎ中領域（ハ）を形成する（第３図（ａ）　）　。

次に、上記パターン膜を除去した後、例えばシリコン酸
化膜をＯＶＤ法等によシ所定膜厚に形成し、リングラフ
ィ工程によるパターニングを施すことによシ、上記シリ
コン酸化膜の中央部の一部を選択的に除去し、上記ｎ中
領域（ト）の主面の一部を露出させる。この後、異方性
のイオン種を用いた反応性イオンエツチング（以下、Ｒ
ＩＥと称す）を行って上記ｎ中領域◇Ｑの露出部を所定
深さまでエツチング除去し、溝（６）を形成する。この
溝（２）は、側壁部が上記基板（１）の−正面とほぼ垂
直となり、底面部がほぼ平行となっている。さらに、こ
の後、リソグラフィ工程によって、上記５（６）の開口
部の両側のｎ中領域（ト）上の膜にストレージノードコ
ンタクトホール（２０ａ　）を形成する。

ここで、上記ｎ中領域（ハ）、その上の膜は、それぞれ
第１のソース領域（１５ｂ）、ｊｉ［のストレージノー
ド絶縁膜（１９ａ）となるものである（第３図（ｂ））
。

次に、上記基板（１）上の全面に、例えばＮ型不純物を
ドープした多結晶シリコン膜をＯＶＤ法等により所定膜
厚に堆積させ、リングラフィ工程によるパターニングを
行って上記第１のストレージノード絶縁膜（１９ａ）上
にその一部を選択的に残存させ、第１のストレージノー
ドａ″ｈを形成する。この第１のストレージノード（１
７）は、上記ストレージノードコンタクトホール（２０
ａ）を介して上記第１のソース領域（１５ｂ）と接合さ
れている。この後、全面に熱酸化等によって薄い酸化膜
α◆を形成させ、さらに、その上の全面に不純物をドー
プした多結晶シリーン膜等をＯＶＤ法等によシ所定膜厚
に堆積させ、しかる後に、リソグラフィ工程によるパタ
ーニングを行って上記溝（６）内およびその周辺部の不
要膜を選択的に除去する。

これにより、上記第１のストレージノードαつを波長す
るように第１のキャパシタゲート酸化膜（１４ａ）と、
上記溝（６）側を除く上記第１のキャパシタゲート酸化
膜（１４ａ）上および第１のストレージノード絶縁膜（
１９ａ）上に第１のセルプレートα・とが形成され、第
１のキャパシタＣ２が構成される（第３図（Ｃ））。

次に、全面に、例えば熱酸化によってシリコン酸化膜よ
りなる熱酸化膜（ハ）を上記溝（２）の内壁面で適当な
膜厚となるように形成し、続いて、その上の全面に多結
晶シリコン膜等よシなる導電膜（財）をＯＶＤ法等によ
シ上記溝（２）開口部の短辺寸法の１／３程度となる膜
厚に堆積させる。なお、上記熱酸化膜Ｃ！υの膜厚は下
地の材料によって、酸化膜・絶縁膜上では薄く、上記第
１のセルプレートａＱ上では前者より厚く形成されるこ
とになる（第３図（ｄ）次に、リングラフィ工程による
パターニングを行って、上記導電膜翰、熱酸化膜ｒ：Ａ
υの不要膜を順次還択的に除去すると、上記熱酸化膜？
刀は上記溝（２）の底面部から上記第１のセルプレート
ａＱ上にかけて残存し、また、上記導電膜（財）は上記
熱酸化膜なυ上にあって、上記＃勾の底面部から上記基
板ｔ１）の主面部にわたる部分および上記第１のセルプ
レート以上に残存する。

これによシ、上記残存の導電膜＠によってワード線と兼
用されるトランスファゲート０３が形成され、また、上
記１４（６）の側壁部に沿って残存した熱酸化ＭＱυに
よってゲート酸化膜（１４ｂ）、上記第１のキャパシタ
Ｃ２上の船側面部から上面部に残存した熱酸化膜Ｑつに
よってトランスファゲート絶縁膜（ｘｐｂ）がそれぞれ
形成される。この後、上記トランスファゲートθツを被
覆するように全面に、例えばシリコン酸化膜よりなる層
間絶１０ＩをＣＶＤ法等によシ所定膜厚に堆積させ、続
いて、リソグラフィ工程によるパターニングを施すこと
により、上記＃ｇ（至）の底面部上の上記層間絶縁膜Ｑ
窃を選択的に除去して上記溝（２）の底面部の基板（１
）を露出せしめるとともに、上記溝（２）内に電極コン
タクトホール（２ｏｂ）を形成する。さらに、この後、
全面に、例えばＮ型不純物をドープした多結晶シリコン
膜等よりなる電極膜をＯＶＤ法等によシ所定膜厚に堆積
さぜ、しかる後に、リソグラフィ工程によるパターニン
グによって、上記解（２）内とその開口部周辺に上記電
極膜の一部が選択的に残存するようＫなし、上記溝輪の
底面部で上記基板（１）と接合された電＋ｊＡ（へ）を
形成する。この電極α些妓上記溝０埠内の下側部分が幅
が狭く、上記溝□□□外の上側部分が広くなっている。

次いで、熱処理を行い、上記接合部より上記電極（至）
のＮ型不純物を拡散させて、上記溝（６）の底面部の基
板（１）にドレイン領域（１５ａ　）を形成する。これ
によシ、上記溝（至）の底面部から上記基板ｔ１）の主
面部にかけて第１のトランジスタＴ２が構成される（第
３図（＠Ｉ）　）　。

次に、上記電極（至）を被覆するように上記電極絶縁膜
（１９ｃ　）上の全面に、例えばシリコン酸化膜よりな
るビット線絶縁膜（１９ｄ）をＣｔＶＤ法等にょシ所定
膜厚に堆積させた後、リングラフィ工程によるパターニ
ングを施して上記電極（至）のほぼ中央部にビット線コ
ンタクトホール（２０ａ）を形成する。このコンタクト
ホール（２０ｃ）の形成は、上記電極（至）の頭部部分
よりはみ出さないように上記コンタクトホール（２０ａ
）用のパターンが重ね合せされれば良く、上記電極（至
）の頭部部分は比較的大きく形成されるため、重ね合せ
余裕を大きくできる。次いで、上記ビット線コンタクト
ホール（２０ｃ）を埋め込むように上記ビット線絶縁膜
（１９ｄ）上の全面に、多結晶シリコン膜等をｃｖｐ法
等にょシ所定膜厚に形成させ、この後、リングラフィ工
程によるパターニングを行って、上記ビット線コンタク
トホール（２０ｃ　）を通して上記電極（至）に接合さ
れる所要パターンのビット線（６）を形成する。これに
よって、第２図に示されるような半導体装置が完成する
。

このように、このものは基板（１）の主面部に設けられ
た溝（２）の底面部から上記基板（１）の主面部にかけ
て第１のトランジスタＴ２が構成され、上記溝（２）の
底面部にドレイン領域（１Ｌ３ａ　）が配設されてチャ
ネル長が上記溝（２）の側壁に沿う方向の縦方向に形成
されるようになされているため、平面的な面積が小さく
なる。しかも、上記チャネル長は、上記溝（２）の深さ
によって調整可能であるため、短チヤネル効果が抑制で
きることになる。また、ビット線ｔ、１１）と接続され
る電杯（至）は、上記溝＠内に設けられる電極コンタク
トホール（２０ｂ）を通して上記ドレイン領域（１５ａ
）に接続されるため、上記溝（２）内に所要の接合面積
が確保することができ、良好な電気的接続を行うことが
できる。また、上記電極（至）は、その頭部部分が上記
電極絶保埴（１９ｃ）上にあって下側部より大きく形成
可能であるため、パターン合ぜの際の重ね合せ余裕が大
きくとれ、しかも、上記ビット線（ロ）が上記ビット線
コンタクトホール（２０ｃ）に完全に埋め込まれるもの
となる。

さらに、上記第１のトランジスタＴ２（ｃ訴１のキャパ
シタＣ２を接続し、メモリセルを構成した場合には、そ
のセル寸法１ｐ２が小さくなシ、微細化に有利となる。

ところで、第４図および第５図はこの発明の他の実施例
による半導体装置およびさらに他の実施例による半導体
装置を示す図であり、それぞれ、いわゆる分離併合トレ
ンチ型およびノーマルトレンチ型の構機を有するもので
ある。

第４図に示すものは、基板（１）の同一主面に第１の溝
（１２ａ）と第２の溝（１２１：＋）とが近接して設け
られ、その第１の＠（１２ａ）には第１のトランジスタ
Ｔ２が構成され、そして上記基板（１）の工面部から上
記第２の溝（１２ｂ）の底面部にかけて第２のキャパシ
タＣ３が構成されるものである。この第２のキャパシｆ
ｉ　０３　ｉｄ、第２のセルプレート（ハ）がＴ　字状
Ｋ　形成され、七の下面中央部から上記８ｇ２の溝（１
２ｂ）内の中央部を垂直に伸びる先端部が、上記基板（
１）の主面部から上記第２の溝（ｘ２ｂ　）の内壁面に
わたって形成される第２のストレージノード絶縁膜（イ
）に当接している。これら第２のセルプレートート第２
のストレージノード絶縁膜翰との間には第２のストレー
ジノード（２）と第２のキャパシタゲート酸化膜（ホ）
とがそれぞれ逆り字状に形成されておシ、上記第２のキ
ャパシタゲート酸化膜（ハ）を介在させて上記第２のセ
ルプレート（ハ）と第２のストレージノード（ハ）とで
対向電極を形成している。このものは、上記第２の＠　
（１２ｂ）内に上記８ｇ２のセルプレート■を隔てて隣
接のキャパシタ０３部が形成されているが、上記第２の
ストレージノード絶縁膜（ハ）で絶＠されるとともに、
メモリセル間も分離されるようになされている。

第５図に示すものは、基板（１）の同一主面に第１の溝
（１２ａ）と第２の溝（１２ｂ）とが近接して設けられ
、その第１の溝（１２ａ）には第２のトランジスタＴ３
が構成され、第２の溝（１２ｂ）には第３のキャパシタ
Ｃ４が構成されるものである。上記第２のトランジスタ
Ｔ３は、上記基板＜１７の主面から上記第２の溝（１ｚ
ｂ　）の開口近傍の側壁部にかけて横り字状に形成され
る第２のソース領域（財）が配設される。この第２のソ
ース領域−に上記第２の溝（１２ｂ）の開口コーナ部の
一方で接続される上記第３のキャパシタＣ４は、隣接の
キャパシタＣ４と共用される第３のセルプレート（７）
が並列に連結するＴ字状に形成され、一方の下面から上
記第２の溝（１２ｂ）内に向けて中央部を垂直に伸長し
ておシ、その先端部が上記第２の溝（１２ｂ）の底面部
近傍まで達する。上記第２の溝（１２ｂ）の内壁面には
、その開口コーナ部の一力を除いて全面にノ３のストレ
ージノード絶縁膜（財）が形成されておシ、上記第３の
セルプレート（至）との間に第３のキャパシタゲート酸
化膜０］）と第３のストレージノード翰とが形成され、
上記第３のキャパシタゲート酸化Ｍ６υを介在させて上
記第３のセルプレート曽と第３のストレージ／　−ド翰
とで対向電極を形成している。このものは、隣接の第３
のキャパシタ０４間の上記第３のストレージノード絶縁
膜（ホ）でメモリセル間が分離されるようになされてい
る。

このように、第４図および第５図に示すいずれにあって
も、第１の溝（１２ａ）にトランジスタ部が構成され、
第２の溝（ｘ２ｂ）にキャパシタ部が構成されるもので
あり、第２図に示すものて比べてさらに大容量化が図ら
れるとともに、メモリセル寸法がより小さくできて高集
積化令高密度化に対してもさらに好適なものとなる。

なお、上記実施例の説明において、Ｉ＋ｌ、　ｍｓｔの
トランジスタＴ２．Ｔ３は＃１ｌａａ、ｉｌの溝（１２
ａ）　。

底面部から基板（１）の主面部Ｋかけて構成されるもの
を示したが、上記溝（２）、第１の？ＩＩ（ユ２ａ）の
底面部から側壁部Ｋかけて構成されるものであっても良
い。

また、トランジスタ部とキャパシタ部とでメモリセルが
構成されるメモリ素子の場合について示し、上記トラン
ジスタ部のドレイン領域（１５ａ）が溝四、第１の溝（
１２ａ）の底面部に形成される場合のものを示したが、
これらに限定されるものでなく、トランジスタ部とキャ
パシタ部とが直接接続されない他の素子構造を有するも
の、あるいはトランジスタ部単体のみＫも適用されるも
のであり、また、上記溝（２）、第１の？１１１　（１
２ａ）の底ＩｉＪ部にソース領域（１５’ｂ）　、　＠
が形成されるものであっても良く、この場合にも上記と
同様の効果を萎するものである。

〔発明の効果〕

以上のようにこの発明によれば基板の一主面に設けられ
た溝の側壁部に少なくともチャネルの一部が形成される
ようにトランジスタを構成し、その溝の底面部忙配設さ
れたソースもしくはドレイン領域となる不純物領域に１
上記溝内に設けられるコンタクトホールを介して主面上
に配置される電極層を接続せしめるようになされるため
、電気的接続が良好に行われ、優れた電気特性のトラン
ジスタが形成されて高集積化・高密度化に好適な半導体
装置が得られる効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の平面構
造を示す図、第２図は第１図の韮−［線における断面図
、第３図（ａ）〜（ｅ）は＠２図に示すものの製造工程
を示す図、第４図はこの発明の他の一実施例による半導
体装置を示す断面図、菓５図はこの発明のさらに他の一
実施例による半導体装置を示す断面図、第６図は従来の
半導体装置の平面構造を示す図、第７図は第６図の■−
■線における断面図である。 図において、（１）は基板、ａ◇はビット線、（イ）は
溝、（１２ａ　）は第１の溝、（１２１））は第２の溝
、（至）はトランス７アゲート、（１４ｂ）はゲート酸
化膜、（ハ）はｎ４領域、（１５ａ）はドレイン領域、
（１５ｂ）は第１のソース領域、（ト）は電極、（２０
ｂ）は電極コンタクトホール、（２０ｃ）はビット線コ
ンタクトホール、（支）は第２のソース領域、Ｔ２およ
びＴ３は第１および第２のトランジスタ、Ｃ２ｔ０３お
よび０４は第１．第２および第３のキャパシタで６る。 なお、図中同一符号は同一、又は相当部分を示すＯ

Claims (1)

【特許請求の範囲】
1. 半導体基板の一主面に溝を設け、その溝の側壁部に少な
   くともチャネルの一部が形成されるようにトランジスタ
   を構成し、上記溝の底面部の基板に配設されるソースも
   しくはドレイン領域となる不純物領域に、上記溝内に設
   けられるコンタクトホールを介して主面上に配置される
   電極層が接続される構造となされることを特徴とする半
   導体装置。