JPH01175264A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPH01175264A JPH01175264A JP33238387A JP33238387A JPH01175264A JP H01175264 A JPH01175264 A JP H01175264A JP 33238387 A JP33238387 A JP 33238387A JP 33238387 A JP33238387 A JP 33238387A JP H01175264 A JPH01175264 A JP H01175264A
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- JP
- Japan
- Prior art keywords
- layer
- gate
- resist material
- electron beam
- doped
- Prior art date
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- Granted
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
５産業上の利用分野〕
本発明は、電界効果トランジスタの製法に関する。
本発明は、半導体装置の製法であり、原料ガスを含む雰
囲気中で形成すべきゲート部分に電子ビームを照射して
ゲートを形成する際のマスクとなるレジスト材を准債す
ると共に、電子ビームの照射部直下のδドヱブ層のキャ
リア濃度を低下させてチャンネル領域を形成することに
より、微細ゲート長を有する電界効果トランジスタが得
られるようにしたものである。
囲気中で形成すべきゲート部分に電子ビームを照射して
ゲートを形成する際のマスクとなるレジスト材を准債す
ると共に、電子ビームの照射部直下のδドヱブ層のキャ
リア濃度を低下させてチャンネル領域を形成することに
より、微細ゲート長を有する電界効果トランジスタが得
られるようにしたものである。
従来のセルフアラインメントによる電界効果トランジス
タの作製は、ソースとドレイン間の距離を狭めて、ソー
ス・ゲート間抵抗を下げる目的で行っている。具体的に
は、ゲートを形成した後、このゲートをマスクにしてｎ
型不純物のイオン注入を行ってゲートの両側の半導体層
にｎ−のソース領域とドレイン領域を形成する。
タの作製は、ソースとドレイン間の距離を狭めて、ソー
ス・ゲート間抵抗を下げる目的で行っている。具体的に
は、ゲートを形成した後、このゲートをマスクにしてｎ
型不純物のイオン注入を行ってゲートの両側の半導体層
にｎ−のソース領域とドレイン領域を形成する。
上述した従来の製法によれば、ゲート′とソース領域、
ドレイン領域間のショートを防ぐためには、サイドウオ
ールの形成が必要となるため、工程が煩雑化し、また歩
留りが低下するという即題点がある。ショートを防ぐた
めには、δドープのチャンネル領域を形成すれば良いの
であるが、製造工程でイオン注入工程とアニール工程は
不可欠であるため、形成されているδドープの急峻な不
純物分布が崩れる虞れがある。また、従来の半導体装置
のゲート長Ｌｇ は、１〜１７４μｍであるが、サイド
ウオール幅として数百人×２ （ゲートの両側にあるた
め）取られるため、約１０００Å以下のゲート長は不可
能に近くなる。ゲート長Ｌｇ を１０００Å以下にする
ためには、電子ビームによる描画が要求されるが、高分
解能のレジストの反応性イオンエツチング（ＲＩＥ）に
対する耐性が悪いため、リフトオフにより極微細のゲー
トを形成している。
ドレイン領域間のショートを防ぐためには、サイドウオ
ールの形成が必要となるため、工程が煩雑化し、また歩
留りが低下するという即題点がある。ショートを防ぐた
めには、δドープのチャンネル領域を形成すれば良いの
であるが、製造工程でイオン注入工程とアニール工程は
不可欠であるため、形成されているδドープの急峻な不
純物分布が崩れる虞れがある。また、従来の半導体装置
のゲート長Ｌｇ は、１〜１７４μｍであるが、サイド
ウオール幅として数百人×２ （ゲートの両側にあるた
め）取られるため、約１０００Å以下のゲート長は不可
能に近くなる。ゲート長Ｌｇ を１０００Å以下にする
ためには、電子ビームによる描画が要求されるが、高分
解能のレジストの反応性イオンエツチング（ＲＩＥ）に
対する耐性が悪いため、リフトオフにより極微細のゲー
トを形成している。
しかし、この方法によれば、セルフアライメントで形成
することは不可能である。
することは不可能である。
本発明は、上記問題点を解決することができる半導体装
置の製法を提供するものである。
置の製法を提供するものである。
本発明に係る半導体装置（１３）の製法においては、δ
ドープ層（４）を挟んで上下に絶縁性半導体層（３，ａ
）。
ドープ層（４）を挟んで上下に絶縁性半導体層（３，ａ
）。
（３ｂ）を形成する工程と、この絶縁性半導体層（３ｂ
）の表面にゲート金属層（８）を形成する工程と、原料
ガスを含む雰囲気中で形成すべきゲート部分に電子ビー
ム（８）を照射してレジスト材（ｌＯ）を堆積すると共
に、電子ビーム（９）によりレジスト材（１０）の直下
のδドープ層（４）のキャリア濃度を低下させてチャン
ネル領域（１２）を形成する工程と、このレジスト材（
１０）をマスクにしてゲート金属層（８）を選択的に除
去してゲー［１１）を形成する工程を有することを特徴
とする。
）の表面にゲート金属層（８）を形成する工程と、原料
ガスを含む雰囲気中で形成すべきゲート部分に電子ビー
ム（８）を照射してレジスト材（ｌＯ）を堆積すると共
に、電子ビーム（９）によりレジスト材（１０）の直下
のδドープ層（４）のキャリア濃度を低下させてチャン
ネル領域（１２）を形成する工程と、このレジスト材（
１０）をマスクにしてゲート金属層（８）を選択的に除
去してゲー［１１）を形成する工程を有することを特徴
とする。
原料ガスを含む雰囲気中で電子ビーム（９）を照射する
ことにより基板上にレジスト材（１０）を堆積させる方
法については、既に提案されている（例えば特願昭６２
−２９９４０５参照）。
ことにより基板上にレジスト材（１０）を堆積させる方
法については、既に提案されている（例えば特願昭６２
−２９９４０５参照）。
上記問題点を解決するための手段で示したように、原料
ガスを含む雰囲気中で形成すべきゲート部分に電子ビー
ム（９）を照射してレジストｍ＜ｔｏ）を堆積すると共
に、電子ビーム（９）によりレジスト材（１０）の直下
のδドープ層（４）のキャリア濃度を低下させてチャン
ネル領域（１２）を形成するので、ゲー） （１１）を
形成するためのマスクとなるレジスト材（１０）とチャ
ンネル領域（１２）を同時に形成することができる。ま
た、このチャンネル領域（１２）がセルフアライメント
で形成されるので、実効的なソース領域（５Ａ）とドレ
イン領域（６Ａ）間の間隔、即ちゲート長Ｌｇを１００
０Å以下に形成することも可能になる。
ガスを含む雰囲気中で形成すべきゲート部分に電子ビー
ム（９）を照射してレジストｍ＜ｔｏ）を堆積すると共
に、電子ビーム（９）によりレジスト材（１０）の直下
のδドープ層（４）のキャリア濃度を低下させてチャン
ネル領域（１２）を形成するので、ゲー） （１１）を
形成するためのマスクとなるレジスト材（１０）とチャ
ンネル領域（１２）を同時に形成することができる。ま
た、このチャンネル領域（１２）がセルフアライメント
で形成されるので、実効的なソース領域（５Ａ）とドレ
イン領域（６Ａ）間の間隔、即ちゲート長Ｌｇを１００
０Å以下に形成することも可能になる。
図面を参照して本発明の詳細な説明する。
先ず第１図Ａに示すように、Ｇ、ａＡｓ基板（１）上に
絶縁性ＡＩＧ、ａＡｓ層（２）を形成した後、この上に
キャリア（本例では電子）のバンド（本例では伝導帯）
に不連続を生じる半導体層であるＧ、ａＡｓ層（３ａ）
を不純物をドープしないで形成し、途中不純物を高濃度
にドープしたδドープＳ１ 層（ｎｓ＝１０”ｃｍ−２
） （４）を形成し、この上に更に絶縁性Ｇ、ａＡｓ層
（３ｂ〉を形成する。
絶縁性ＡＩＧ、ａＡｓ層（２）を形成した後、この上に
キャリア（本例では電子）のバンド（本例では伝導帯）
に不連続を生じる半導体層であるＧ、ａＡｓ層（３ａ）
を不純物をドープしないで形成し、途中不純物を高濃度
にドープしたδドープＳ１ 層（ｎｓ＝１０”ｃｍ−２
） （４）を形成し、この上に更に絶縁性Ｇ、ａＡｓ層
（３ｂ〉を形成する。
次に第１図Ｂにゝ示すように、ソース領域（５）とドレ
イン領域（６）を形成すべき部分にホ）ＩＪソグラフィ
により約１〜０．５μｍの間隔でオーミックメタル層（
７，ａ＞、 （７ｂ） を選択的に形成した後、加熱
して合金化することにより絶縁性Ｇ 、ａ Ａ ｓ層（
３ａ）、 （３ｂ） にソース領域（５）とドレイン
領域（６）を形成する。
イン領域（６）を形成すべき部分にホ）ＩＪソグラフィ
により約１〜０．５μｍの間隔でオーミックメタル層（
７，ａ＞、 （７ｂ） を選択的に形成した後、加熱
して合金化することにより絶縁性Ｇ 、ａ Ａ ｓ層（
３ａ）、 （３ｂ） にソース領域（５）とドレイン
領域（６）を形成する。
次に第１図Ｃに示すように、前面にゲート金属となるＡ
βを蒸着しＡ１層（８）を形成した後、例えばアルキル
ナフタレンを原料ガスとして含む雰囲気中で形成すべき
ゲート部分のみに電子ビーム（９）を照射してレジスト
材（１０）を堆積すると共に、この電子ビーム（９）に
よりレジスト材（１０）の直下に位置するδドープＳ１
層（４）にダメージを与えてキャリア濃度を低下させ
ることにより（約１桁濃度が下がって、ｎ、が約１ｏ１
２ｃｍ−２となる）、ゲート（１１）直下のδドープＳ
１ 層（４）をゲートバイアスで充分ピンチオフさせる
ことができるチャンネル領域（１２）にすることができ
る。
βを蒸着しＡ１層（８）を形成した後、例えばアルキル
ナフタレンを原料ガスとして含む雰囲気中で形成すべき
ゲート部分のみに電子ビーム（９）を照射してレジスト
材（１０）を堆積すると共に、この電子ビーム（９）に
よりレジスト材（１０）の直下に位置するδドープＳ１
層（４）にダメージを与えてキャリア濃度を低下させ
ることにより（約１桁濃度が下がって、ｎ、が約１ｏ１
２ｃｍ−２となる）、ゲート（１１）直下のδドープＳ
１ 層（４）をゲートバイアスで充分ピンチオフさせる
ことができるチャンネル領域（１２）にすることができ
る。
次に第１図りに示すよう、このレジスト′材（１０）を
マスクにして／１層（８）をエツチングすることにより
、ゲーＨ１ｌ）を形成し、ゲート長Ｌｇが極微小な電界
効果トランジスタ（１３）を作製する。
マスクにして／１層（８）をエツチングすることにより
、ゲーＨ１ｌ）を形成し、ゲート長Ｌｇが極微小な電界
効果トランジスタ（１３）を作製する。
上記５実施例に係る電界効果トランジスタ（１３）によ
れば、電子ビーム（９）の照射によりダメージを受けな
い、元のδドープＳｉ層（４）のｎ、は約ＩＱ１３ｃｍ
−２であり、体債濃度では約数十人の深さに分布してい
ることにより、ｎ ＝＝１０１３Ｃｍ−”１５０人！１
０”１５０ｘｔｏ−’Ｃｍ−３−＝２ Ｘ１０１９ｃｍ
−’に対応し、略金属と同様である。従って、実効的な
ソース領域（５Ａ）とドレイン領域（６Ａ）間のチャン
ネル領域（１２）がゲート長Ｌｇ となる。このように
、チャンネル領域（１２）をセルフアラインメントで形
成できることにより、Ｌｇ を１０００Å以下に形成す
ることができ、しかもショートチャンネル効果を抑える
こともできる。
れば、電子ビーム（９）の照射によりダメージを受けな
い、元のδドープＳｉ層（４）のｎ、は約ＩＱ１３ｃｍ
−２であり、体債濃度では約数十人の深さに分布してい
ることにより、ｎ ＝＝１０１３Ｃｍ−”１５０人！１
０”１５０ｘｔｏ−’Ｃｍ−３−＝２ Ｘ１０１９ｃｍ
−’に対応し、略金属と同様である。従って、実効的な
ソース領域（５Ａ）とドレイン領域（６Ａ）間のチャン
ネル領域（１２）がゲート長Ｌｇ となる。このように
、チャンネル領域（１２）をセルフアラインメントで形
成できることにより、Ｌｇ を１０００Å以下に形成す
ることができ、しかもショートチャンネル効果を抑える
こともできる。
即ち、上記製法によれば電子ビーム（９）の照射により
、充分ピンチオフするチャンネル領域（１２）と実効的
なソース領域（５Ａ）、ドレイン領域（６Ａ）及びゲー
ト（１１）を形成するためのマスクとなるレジスト材（
１０）をセルフアラインメントで同時に形成することが
できる。そして、本電界効果トランジスタを作製するた
めに必要な工程としては、所要のエピタキシャル層（２
）、 （３，ａ）、 （４）、 （３ｂ） を形成し
、ソース領域（５）とドレイン領域（６）を形成した後
は、電子ビーム（９）の照射工程とＡ１層（８〕のエツ
チング工程の２工程で済み、しかもセルフアラインメン
トによる形成が可能であるため、製法上の著しい簡略化
を図ることができる。
、充分ピンチオフするチャンネル領域（１２）と実効的
なソース領域（５Ａ）、ドレイン領域（６Ａ）及びゲー
ト（１１）を形成するためのマスクとなるレジスト材（
１０）をセルフアラインメントで同時に形成することが
できる。そして、本電界効果トランジスタを作製するた
めに必要な工程としては、所要のエピタキシャル層（２
）、 （３，ａ）、 （４）、 （３ｂ） を形成し
、ソース領域（５）とドレイン領域（６）を形成した後
は、電子ビーム（９）の照射工程とＡ１層（８〕のエツ
チング工程の２工程で済み、しかもセルフアラインメン
トによる形成が可能であるため、製法上の著しい簡略化
を図ることができる。
本発明によれば、ゲート直下のチャンネル領域とゲート
を形成するためのマスクとなるレジスト材をセルフアラ
インメントで形成することができる。そして、実効ソー
ス領域と実効ドレイン領域間の間隔がゲート長となるた
め、１０００Å以下の微小なゲート長を有する半導体装
置が得られる。しかも、本製法によれば表面からチャン
ネル領域までの深さが浅いため、電子ビーム照射の際の
多重散乱の影響が小さくなって、ゲート長についての制
御性が良くなる。また、主要な工程をセルフアラインメ
ントで行うことができるため、製造が極めて簡単になる
。
を形成するためのマスクとなるレジスト材をセルフアラ
インメントで形成することができる。そして、実効ソー
ス領域と実効ドレイン領域間の間隔がゲート長となるた
め、１０００Å以下の微小なゲート長を有する半導体装
置が得られる。しかも、本製法によれば表面からチャン
ネル領域までの深さが浅いため、電子ビーム照射の際の
多重散乱の影響が小さくなって、ゲート長についての制
御性が良くなる。また、主要な工程をセルフアラインメ
ントで行うことができるため、製造が極めて簡単になる
。
第１図は実施例の工程図である。
（１）はＧ、ａＡｓ基板、（３ａ）、 （３ｂ） は
絶縁性ＧａＡｓ層、（４）はδドープＳｉ 層、（５）
はソース領域、（６）はドレイン領域、（８）はｉ層、
（９）は電子ビーム、（１０）はレジスト材、（１１）
はゲー） 、（１２）はチャンネル領域、（１３）は電
界効果トランジスタである。 代 理 人 伊 藤 頁間
松 隈 秀 盛賞施例の工程図 第１図 手続補正害 負 昭和６３年 ７月 ５日 特許庁長官 吉 １）文 毅 殿１、事件の表示 昭和６２年特 許 願 第３３２３８３号２、発明の名
称 半導体装置の製法 ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用区北品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 氏 名（３３８Ｂ）弁理士 伊 藤 貞、・♀ｈ５
、補正命令の日付 昭和 年 月 日Ｃ（ミ迎
ソロ、禎正により増加する発明の数 ＋１１ 明細書中、ｇＡＧ頁末頁末的１０１−１２と
なる」の後に「又この濃度自体も電子ビームのエネルギ
ーと数密度でコントロールできる」を加入する。 （２） 同、第７頁１１行〜１２行［体積濃度では・
・・・いることにより、」を「約数十人の領域に分布し
ていることにより体積濃度では、」に訂正する。 以上
絶縁性ＧａＡｓ層、（４）はδドープＳｉ 層、（５）
はソース領域、（６）はドレイン領域、（８）はｉ層、
（９）は電子ビーム、（１０）はレジスト材、（１１）
はゲー） 、（１２）はチャンネル領域、（１３）は電
界効果トランジスタである。 代 理 人 伊 藤 頁間
松 隈 秀 盛賞施例の工程図 第１図 手続補正害 負 昭和６３年 ７月 ５日 特許庁長官 吉 １）文 毅 殿１、事件の表示 昭和６２年特 許 願 第３３２３８３号２、発明の名
称 半導体装置の製法 ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用区北品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 氏 名（３３８Ｂ）弁理士 伊 藤 貞、・♀ｈ５
、補正命令の日付 昭和 年 月 日Ｃ（ミ迎
ソロ、禎正により増加する発明の数 ＋１１ 明細書中、ｇＡＧ頁末頁末的１０１−１２と
なる」の後に「又この濃度自体も電子ビームのエネルギ
ーと数密度でコントロールできる」を加入する。 （２） 同、第７頁１１行〜１２行［体積濃度では・
・・・いることにより、」を「約数十人の領域に分布し
ていることにより体積濃度では、」に訂正する。 以上
Claims (1)
- 【特許請求の範囲】 δドープ層を挟んで上下に絶縁性半導体層を形成する
工程と、 該絶縁性半導体層の表面にゲート金属層を形成する工程
と、 原料ガスを含む雰囲気中で形成すべきゲート部分に電子
ビームを照射してレジスト材を堆積すると共に、該電子
ビームにより該レジスト材の直下のδドープ層のキャリ
ア濃度を低下させてチャンネル領域を形成する工程と、 該レジスト材をマスクにして上記ゲート金属層を選択的
に除去してゲートを形成する工程 を有する半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332383A JP2541260B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332383A JP2541260B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175264A true JPH01175264A (ja) | 1989-07-11 |
| JP2541260B2 JP2541260B2 (ja) | 1996-10-09 |
Family
ID=18254352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332383A Expired - Fee Related JP2541260B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541260B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8768357B2 (en) | 2007-04-25 | 2014-07-01 | Qualcomm Incorporated | Changes of forward-link and reverse-link serving access points |
-
1987
- 1987-12-29 JP JP62332383A patent/JP2541260B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8768357B2 (en) | 2007-04-25 | 2014-07-01 | Qualcomm Incorporated | Changes of forward-link and reverse-link serving access points |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541260B2 (ja) | 1996-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |