JPH02299245A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH02299245A JPH02299245A JP1120989A JP12098989A JPH02299245A JP H02299245 A JPH02299245 A JP H02299245A JP 1120989 A JP1120989 A JP 1120989A JP 12098989 A JP12098989 A JP 12098989A JP H02299245 A JPH02299245 A JP H02299245A
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- temporary gate
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- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
吏呈上立札朋圀団
本発明は電界効果トランジスタＣＦＥＴ）の製造方法に
関する。
関する。
従来二及止
ＧａＡｓ等の化合物半導体を用いたショットキ接合型電
界効果トランジスタの開発が従来より行われているが、
周知の如く高速化を実現するためにはゲート長の短縮が
必要である。しかし、ゲート長の短縮を目的として単に
ゲートの微細化を進めるのみではゲートの電気抵抗が増
大するので、逆にゲートの微細化が高速での動作を妨げ
る要因となる。そこで、半導体の能動層と接触する下部
は細く逆に上部は太くなるように断面が丁字形又はマツ
シュルーム形のゲートを形成する方法がいくつか開発さ
れている．例えばそれらの方法は、多層レジストと電子
ビームによる直接描画を用いた方法，Ｓ束イオンビーム
リソグラフィーを用いた方法．仮ゲートと平坦化技術と
を組み合わせた方法等である。
界効果トランジスタの開発が従来より行われているが、
周知の如く高速化を実現するためにはゲート長の短縮が
必要である。しかし、ゲート長の短縮を目的として単に
ゲートの微細化を進めるのみではゲートの電気抵抗が増
大するので、逆にゲートの微細化が高速での動作を妨げ
る要因となる。そこで、半導体の能動層と接触する下部
は細く逆に上部は太くなるように断面が丁字形又はマツ
シュルーム形のゲートを形成する方法がいくつか開発さ
れている．例えばそれらの方法は、多層レジストと電子
ビームによる直接描画を用いた方法，Ｓ束イオンビーム
リソグラフィーを用いた方法．仮ゲートと平坦化技術と
を組み合わせた方法等である。
また、前記高速化を実現するには、ソース抵抗の低減も
重要である。そこで、ソース抵抗の低抵抗化を図るため
、ソース・ドレイン領域の能動層がゲート下の能動層よ
り深くかつ不純物濃度も高くなるように形成された構造
が１殻に用いられている。しかし、このソース・ドレイ
ン領域の能動層（高濃度層）とゲートとの位置のズレが
ゲートの微細化に従って問題となって来る。このため、
現在ではこのソース・ドレイン領域（高濃度領域）とゲ
ーｌ−とが自己整合的に構成されたＩ’ＢＴ構造が多く
用いられている。
重要である。そこで、ソース抵抗の低抵抗化を図るため
、ソース・ドレイン領域の能動層がゲート下の能動層よ
り深くかつ不純物濃度も高くなるように形成された構造
が１殻に用いられている。しかし、このソース・ドレイ
ン領域の能動層（高濃度層）とゲートとの位置のズレが
ゲートの微細化に従って問題となって来る。このため、
現在ではこのソース・ドレイン領域（高濃度領域）とゲ
ーｌ−とが自己整合的に構成されたＩ’ＢＴ構造が多く
用いられている。
このような自己整合型ＦＥＴの製造方法には耐熱ゲート
を用い、これをマスクとして高濃度層のイオン注入を行
った後、ゲートをそのままにしてイオン注入層を電気的
に活性化するための熱処理を行う方法と、仮ゲートを形
成し、それをマスクとして高濃度層イオン注入を行った
後、その仮ゲートまたは仮ゲートの反転パターンを半導
体基板上に残したまま前記熱処理を行い、その後板ゲー
トが有った位置にゲートを形成する方法とがある。
を用い、これをマスクとして高濃度層のイオン注入を行
った後、ゲートをそのままにしてイオン注入層を電気的
に活性化するための熱処理を行う方法と、仮ゲートを形
成し、それをマスクとして高濃度層イオン注入を行った
後、その仮ゲートまたは仮ゲートの反転パターンを半導
体基板上に残したまま前記熱処理を行い、その後板ゲー
トが有った位置にゲートを形成する方法とがある。
■が解ンしようとする課
前記丁字形またはマツシュルーム形のゲート形成におい
て、多層レジストと電子ビームによる直接描画とを用い
た方法や集束イオンビームリソグラフィーを用いた方法
では、電子ビーム又はイオンビーム直接描画装置等の特
殊な装置を用いなければならないという問題があり、ま
た仮ゲートと平坦化技術とを組み合わせた方法では、プ
ロセスが複雑であり、またゲート形成後にオーム性電極
を形成し、その半導体界面との合金化のための熱処理を
行わなければならず、ゲート材料をそれに影響を受けな
いものにしなければならない等の問題がある。
て、多層レジストと電子ビームによる直接描画とを用い
た方法や集束イオンビームリソグラフィーを用いた方法
では、電子ビーム又はイオンビーム直接描画装置等の特
殊な装置を用いなければならないという問題があり、ま
た仮ゲートと平坦化技術とを組み合わせた方法では、プ
ロセスが複雑であり、またゲート形成後にオーム性電極
を形成し、その半導体界面との合金化のための熱処理を
行わなければならず、ゲート材料をそれに影響を受けな
いものにしなければならない等の問題がある。
前記自己整合型ＦＥＴの製造方法において、耐熱ゲート
を用いる方法ではゲートを微細化した際にゲート抵抗が
高くなり高速での動作を妨げる。また、仮ゲートあるい
はゲートの反転パターンをイオン注入された不純物の活
性化熱処理の後まで残す方法では工程が複雑である等の
問題がある。
を用いる方法ではゲートを微細化した際にゲート抵抗が
高くなり高速での動作を妨げる。また、仮ゲートあるい
はゲートの反転パターンをイオン注入された不純物の活
性化熱処理の後まで残す方法では工程が複雑である等の
問題がある。
本発明の目的は以上の問題点を解決し、簡易な工程から
成り、低抵抗率の通常のゲート材料を含む種々のゲート
材料を用いることが可能であり、且つ断面丁字形のゲー
トを有する電界効果トランジスタの製造方法を提供する
ことにある。
成り、低抵抗率の通常のゲート材料を含む種々のゲート
材料を用いることが可能であり、且つ断面丁字形のゲー
トを有する電界効果トランジスタの製造方法を提供する
ことにある。
課 を解ンするための
上記目的を達成するため、第１の本発明の構成では、半
導体基板上の電界効果トランジスタのゲートを形成する
に際して、前記半導体基板のゲートが形成される領域に
仮ゲートを形成する第１工程と、一定の露光量及び所要
の熱処理によって現像液に対する溶解速度を減少させる
ような感光剤が添加されているポジ型レジストを前記第
１工程で処理された半導体基板の全面に塗布した後、前
記仮ゲートが形成されている領域及び前記仮ゲートより
一定量広い領域を除いて第１の露光を行い、所要の熱処
理を行い、さらに前記半導体基板の全面に所定の量の第
２の露光を行った後、現像を行うことによって、半導体
基板面に垂直な方向から前記仮ゲートを見たときに開口
部が仮ゲートを完全に内に含みかつ、底部に前記仮ゲー
トの厚さより薄いレジスト層が残って、断面が底部から
開口部に向かうに従って断面の巾が狭くなる形になって
おり、前記仮ゲートの上端が露出するような穴を有する
ゲート形成用レジストパターンを形成する第２工程と、
エツチングによって前記第２工程で処理された半導体基
板上の仮ゲートを除去する第３工程と、前記第２工程に
おける前記穴の底部に残っている前記レジスト層の厚さ
より厚いゲート材料層を前記第３工程で処理された半導
体基板の全面に形成する第４工程と、前記第４工程で処
理された半導体基板上の前記ゲート形成用レジストパタ
ーンを除去することによってゲートを形成する第５工程
とを含んでいる。
導体基板上の電界効果トランジスタのゲートを形成する
に際して、前記半導体基板のゲートが形成される領域に
仮ゲートを形成する第１工程と、一定の露光量及び所要
の熱処理によって現像液に対する溶解速度を減少させる
ような感光剤が添加されているポジ型レジストを前記第
１工程で処理された半導体基板の全面に塗布した後、前
記仮ゲートが形成されている領域及び前記仮ゲートより
一定量広い領域を除いて第１の露光を行い、所要の熱処
理を行い、さらに前記半導体基板の全面に所定の量の第
２の露光を行った後、現像を行うことによって、半導体
基板面に垂直な方向から前記仮ゲートを見たときに開口
部が仮ゲートを完全に内に含みかつ、底部に前記仮ゲー
トの厚さより薄いレジスト層が残って、断面が底部から
開口部に向かうに従って断面の巾が狭くなる形になって
おり、前記仮ゲートの上端が露出するような穴を有する
ゲート形成用レジストパターンを形成する第２工程と、
エツチングによって前記第２工程で処理された半導体基
板上の仮ゲートを除去する第３工程と、前記第２工程に
おける前記穴の底部に残っている前記レジスト層の厚さ
より厚いゲート材料層を前記第３工程で処理された半導
体基板の全面に形成する第４工程と、前記第４工程で処
理された半導体基板上の前記ゲート形成用レジストパタ
ーンを除去することによってゲートを形成する第５工程
とを含んでいる。
次に、第２の本発明の構成では、半導体基板上に所要の
形を有し、且つ所定の導電型を与える電界効果トランジ
スタの第１の半導体能動層を形成する第１工程と、前記
第１工程で処理された半導体基板上に仮ゲート層を形成
し、前記第１の半導体能動層上のゲートに対応する領域
及び電界効果トランジスタの第２の能動層が形成されな
い領域の前記仮ゲート層上に仮ゲート形成用レジストパ
ターンを形成した後、該仮ゲート形成用レジストパター
ンを介して前記仮ゲート層のエツチングを行うことによ
って仮ゲートと第２の半導体能動層が形成されない領域
を被覆するための仮被覆膜とから成る仮ゲートパターン
を形成する第２工程と、前記第２工程で処理された半導
体基板上にイオン注入を行うことによって前記第１の半
導体能動層より高濃度の不純物を含む前記第２の半導体
能動層となるイオン注入層を前記第２工程における前記
仮ゲート形成用レジストパターンで被覆されていない領
域に形成し、ついで前記仮ゲート形成用レジストパター
ンを除去する第３工程と、前記第３工程で処理された半
導体基板上に前記仮ゲートのみが充分被覆されるように
仮ゲート被覆用レジストパターンを形成し前記仮被覆膜
をエツチングによって除去し、さらに前記仮ゲート被覆
用レジストパターンを除去する第４工程と、前記第４工
程で処理された半導体基板上のイオン注入層を活性化し
半導体能動層とするための熱処理を行う第５工程と、前
記第５工程で処理された半導体基板上に前記仮ゲートか
ら一定の間隔をあけて前記第２の半導体能動層上にソー
ス電極及びドレイン電極となる一対のす−ム性電極をそ
れぞれ形成する第６工程と、前記第６工程で処理された
半導体基板上の全面に一定の露光量及び所要の熱処理に
よって現像液に対する溶解速度を減少させるような感光
剤が添加されているポジ型レジストを塗布した後、前記
仮ゲートが形成されている領域及び前記仮ゲートより一
定屡広い領域を除いて第１の露光を行い、所要の熱処理
を行い、さらに前記半導体基板の全面に所定の量の第２
の露光を行った後、現像を行うことによって、半導体基
板面に垂直な方向から前記仮ゲートを見たときに開口部
が仮ゲートを完全に内に含みかつ、底部に前記仮ゲート
の厚さより薄いレジスト層が残って、断面が底部から開
口部に向かうに従って断面の巾が狭くなる形になってお
り、前記仮ゲートの上端が露出するような穴を有するゲ
ート形成用レジストパターンを形成し、ついでエツチン
グによって前記仮ゲートを除去する第７工程と、前記第
７工程で処理された半導体基板上の全面にゲート材料を
堆積させ、ついで前記ゲート形成用レジストパターンを
除去することによってゲートを形成する第８工程を含ん
でいる。
形を有し、且つ所定の導電型を与える電界効果トランジ
スタの第１の半導体能動層を形成する第１工程と、前記
第１工程で処理された半導体基板上に仮ゲート層を形成
し、前記第１の半導体能動層上のゲートに対応する領域
及び電界効果トランジスタの第２の能動層が形成されな
い領域の前記仮ゲート層上に仮ゲート形成用レジストパ
ターンを形成した後、該仮ゲート形成用レジストパター
ンを介して前記仮ゲート層のエツチングを行うことによ
って仮ゲートと第２の半導体能動層が形成されない領域
を被覆するための仮被覆膜とから成る仮ゲートパターン
を形成する第２工程と、前記第２工程で処理された半導
体基板上にイオン注入を行うことによって前記第１の半
導体能動層より高濃度の不純物を含む前記第２の半導体
能動層となるイオン注入層を前記第２工程における前記
仮ゲート形成用レジストパターンで被覆されていない領
域に形成し、ついで前記仮ゲート形成用レジストパター
ンを除去する第３工程と、前記第３工程で処理された半
導体基板上に前記仮ゲートのみが充分被覆されるように
仮ゲート被覆用レジストパターンを形成し前記仮被覆膜
をエツチングによって除去し、さらに前記仮ゲート被覆
用レジストパターンを除去する第４工程と、前記第４工
程で処理された半導体基板上のイオン注入層を活性化し
半導体能動層とするための熱処理を行う第５工程と、前
記第５工程で処理された半導体基板上に前記仮ゲートか
ら一定の間隔をあけて前記第２の半導体能動層上にソー
ス電極及びドレイン電極となる一対のす−ム性電極をそ
れぞれ形成する第６工程と、前記第６工程で処理された
半導体基板上の全面に一定の露光量及び所要の熱処理に
よって現像液に対する溶解速度を減少させるような感光
剤が添加されているポジ型レジストを塗布した後、前記
仮ゲートが形成されている領域及び前記仮ゲートより一
定屡広い領域を除いて第１の露光を行い、所要の熱処理
を行い、さらに前記半導体基板の全面に所定の量の第２
の露光を行った後、現像を行うことによって、半導体基
板面に垂直な方向から前記仮ゲートを見たときに開口部
が仮ゲートを完全に内に含みかつ、底部に前記仮ゲート
の厚さより薄いレジスト層が残って、断面が底部から開
口部に向かうに従って断面の巾が狭くなる形になってお
り、前記仮ゲートの上端が露出するような穴を有するゲ
ート形成用レジストパターンを形成し、ついでエツチン
グによって前記仮ゲートを除去する第７工程と、前記第
７工程で処理された半導体基板上の全面にゲート材料を
堆積させ、ついで前記ゲート形成用レジストパターンを
除去することによってゲートを形成する第８工程を含ん
でいる。
更に、前記第２の本発明の構成においては、前記第３工
程と第４工程との間にイオン注入によって前記第１の半
導体能動層と第２の半導体能動層との間の範囲の不純物
濃度及び深さを有する第３の半導体能動層となるイオン
注入層を形成する工程を含む場合が好ましい。
程と第４工程との間にイオン注入によって前記第１の半
導体能動層と第２の半導体能動層との間の範囲の不純物
濃度及び深さを有する第３の半導体能動層となるイオン
注入層を形成する工程を含む場合が好ましい。
作−■
第１の本発明の構成によれば、底部にレジストが一定の
厚さで残り、かつ開口部に向うに従って断面の巾が狭く
なるような穴を有するゲート形成用レジストパターンと
仮ゲートとが組み合わせられることによって、簡易にか
つ再現性よく断面丁字形のゲートを形成することができ
る。
厚さで残り、かつ開口部に向うに従って断面の巾が狭く
なるような穴を有するゲート形成用レジストパターンと
仮ゲートとが組み合わせられることによって、簡易にか
つ再現性よく断面丁字形のゲートを形成することができ
る。
次に、第２の本発明の構成によれば、例えばソース・ド
レイン領域の低抵抗半導体能動層に対する自己整合的な
ゲート形成に適用することにより、簡易で再現性に優れ
た工程を実現するとともに、ゲートの低抵抗化を図るこ
とが可能となる。
レイン領域の低抵抗半導体能動層に対する自己整合的な
ゲート形成に適用することにより、簡易で再現性に優れ
た工程を実現するとともに、ゲートの低抵抗化を図るこ
とが可能となる。
尖Ｊｉｌｔ
以下、本発明の実施例について図面に基づいて説明する
。
。
第１図（ａ）〜（Ｓ）は本発明の一実施例の工程を断面
的に示している。
的に示している。
まず、半絶縁性ＧａＡｓ （Ｓ、ｒ、ＧａＡｓ）基板（
１）上に所定の大きさの穴（２）を有するＮ層形成用レ
ジストパターン（３）を形成する （第１図（ａ））。
１）上に所定の大きさの穴（２）を有するＮ層形成用レ
ジストパターン（３）を形成する （第１図（ａ））。
次にこのＮ層形成用レジストパターン（３）を介してＳ
ｉ。
ｉ。
Ｓｅ等のイオン注入（矢印）を行うことによって前記半
絶縁性ＧａＡｓ基板（１）にＮ層（４）を形成する（第
１図（ｂ））。Ｎ層（４）はＦＥＴの第１の半導体能動
層となり、前記イオン注入の条件を調整することによっ
て所定の電導型を与える。ついで前記Ｎ層形成用レジス
トパターン（３）を剥離液等で除去する （第１図（Ｃ
））。
絶縁性ＧａＡｓ基板（１）にＮ層（４）を形成する（第
１図（ｂ））。Ｎ層（４）はＦＥＴの第１の半導体能動
層となり、前記イオン注入の条件を調整することによっ
て所定の電導型を与える。ついで前記Ｎ層形成用レジス
トパターン（３）を剥離液等で除去する （第１図（Ｃ
））。
第１図（Ｃ）に示されている前記工程で処理された半絶
縁性ＧａＡｓ基板（１）上に仮ゲート層（５）を形成す
る。仮ゲート層（５）は、仮ゲート材料を前記基板（１
）上にスパッタ法、プラズマＣＶＤ法等で堆積させるこ
とによって、形成される。尚、仮ゲート材料としては、
後工程で通常Ｎ層やＮ層層を活性化する際に用いるアニ
ール保護膜として使用可能なものであればよく、例えば
Ｓｉ’Ｊ＜、５ｉＯｚ等が挙げられる。
縁性ＧａＡｓ基板（１）上に仮ゲート層（５）を形成す
る。仮ゲート層（５）は、仮ゲート材料を前記基板（１
）上にスパッタ法、プラズマＣＶＤ法等で堆積させるこ
とによって、形成される。尚、仮ゲート材料としては、
後工程で通常Ｎ層やＮ層層を活性化する際に用いるアニ
ール保護膜として使用可能なものであればよく、例えば
Ｓｉ’Ｊ＜、５ｉＯｚ等が挙げられる。
次に、前記仮ゲート層（５）上にレジスト（６）を塗布
しく第１図（ｄ）Ｌフォトマスク（図示せず）を介して
露光し現像することによって、前記仮ゲート層（５）上
にゲートに対応する仮ゲート形成用レジストパターン（
７）を形成する（第１図（Ｃ））。
しく第１図（ｄ）Ｌフォトマスク（図示せず）を介して
露光し現像することによって、前記仮ゲート層（５）上
にゲートに対応する仮ゲート形成用レジストパターン（
７）を形成する（第１図（Ｃ））。
つまり、この仮ゲート形成用レジストパターンは、前記
第１の半導体能動層（Ｎ層（４））上のゲートに対応す
る領域及びＰＵＴの第２の半導体能動層を形成する領域
以外の領域の前記仮ゲート層（５）上に形成される。
第１の半導体能動層（Ｎ層（４））上のゲートに対応す
る領域及びＰＵＴの第２の半導体能動層を形成する領域
以外の領域の前記仮ゲート層（５）上に形成される。
前記仮ゲート形成用レジストパターン（７）を介して仮
ゲート層（５）のエツチングを行うことによって仮ゲー
ト（８）及び第２の半導体能動層を形成する領域以外の
領域を被覆するための仮被覆膜（８゛） から成る仮
ゲートパターンを形成する（第１図（ｆ））。仮ゲート
層（５）のエツチングは、ＲＩＢ（反応性イオンエツチ
ング）、フッ酸によるウェットエツチング等によって行
われる。仮ゲート形成用レジストパターン（７）によっ
て覆われた部分の仮ゲート層（５）は、その側壁でサイ
ドエッチ（９）が形成されるので、前記エツチングの諸
条件を調整することによって、このサイドエッチ（９）
の量を１周整することができる。
ゲート層（５）のエツチングを行うことによって仮ゲー
ト（８）及び第２の半導体能動層を形成する領域以外の
領域を被覆するための仮被覆膜（８゛） から成る仮
ゲートパターンを形成する（第１図（ｆ））。仮ゲート
層（５）のエツチングは、ＲＩＢ（反応性イオンエツチ
ング）、フッ酸によるウェットエツチング等によって行
われる。仮ゲート形成用レジストパターン（７）によっ
て覆われた部分の仮ゲート層（５）は、その側壁でサイ
ドエッチ（９）が形成されるので、前記エツチングの諸
条件を調整することによって、このサイドエッチ（９）
の量を１周整することができる。
このようにサイドエッチ（９）の量を調整することによ
って、０．５１以下の微細なゲートを形成することが可
能になる。これによれば、通常のレジストの抜きパター
ンを用いてゲート材料を蒸着し、不要な蒸着物をリフト
オフする方法に比べ、容易に微細なゲートを形成するこ
とができる。
って、０．５１以下の微細なゲートを形成することが可
能になる。これによれば、通常のレジストの抜きパター
ンを用いてゲート材料を蒸着し、不要な蒸着物をリフト
オフする方法に比べ、容易に微細なゲートを形成するこ
とができる。
第１図げ）に示されている前記工程で処理された半絶縁
性ＧａＡｓ基板（１）上にＮ層（４）よりも深く、且つ
高濃度のＳｉ”等のイオン注入（矢印）を行うことによ
って、前記半絶縁性ＧａＡｓ基板（１）にＮ層層（１０
）を形成する（第１図（樽）。Ｎ層層（１０）はＦＥＴ
の第２の半導体能動層を形成する領域となる。
性ＧａＡｓ基板（１）上にＮ層（４）よりも深く、且つ
高濃度のＳｉ”等のイオン注入（矢印）を行うことによ
って、前記半絶縁性ＧａＡｓ基板（１）にＮ層層（１０
）を形成する（第１図（樽）。Ｎ層層（１０）はＦＥＴ
の第２の半導体能動層を形成する領域となる。
ついで、前記仮ゲート形成用レジストパターン（７）を
剥離液等で除去する（第１図（ロ））。
剥離液等で除去する（第１図（ロ））。
第１図（ｉ）は、前記第１図（ロ）で示される工程を次
の第１図（ｊ）で示される工程との間に必要に応じて導
入される工程を示している。第１図（ハ）に示されてい
る前記工程で処理された半絶縁性ＧａＡｓ基板（１）に
、Ｎ層層（１１）を形成する。Ｎ層層（１１）は、Ｎ層
（４）とＮ１層（１０）との間の範囲のイオン濃度及び
深さを有する層であって、Ｓｉ゛等のイオン注入（矢印
）を行うことによって形成される（第１図（Ｄ）。
の第１図（ｊ）で示される工程との間に必要に応じて導
入される工程を示している。第１図（ハ）に示されてい
る前記工程で処理された半絶縁性ＧａＡｓ基板（１）に
、Ｎ層層（１１）を形成する。Ｎ層層（１１）は、Ｎ層
（４）とＮ１層（１０）との間の範囲のイオン濃度及び
深さを有する層であって、Ｓｉ゛等のイオン注入（矢印
）を行うことによって形成される（第１図（Ｄ）。
第１図（５）に示されているように、前記第１図（ｆ）
で示される工程において形成されるサイドエッチ（９）
の範囲だけ、前記第１図（ｇで示される工程において形
成されるＮ層層（１０）と仮ゲート（８）との間隔は大
きくなっている。後述するゲートは、その基板（１）側
で仮ゲート（８）と同一の位置及び大きさで形成される
。従って、第１図（ｈ）において、Ｎ層層（１０）と仮
ゲート（８）との間隔が大きすぎると、製造されたＰＵ
Ｔにおける表面空乏層による付加直列抵抗が増大する。
で示される工程において形成されるサイドエッチ（９）
の範囲だけ、前記第１図（ｇで示される工程において形
成されるＮ層層（１０）と仮ゲート（８）との間隔は大
きくなっている。後述するゲートは、その基板（１）側
で仮ゲート（８）と同一の位置及び大きさで形成される
。従って、第１図（ｈ）において、Ｎ層層（１０）と仮
ゲート（８）との間隔が大きすぎると、製造されたＰＵ
Ｔにおける表面空乏層による付加直列抵抗が増大する。
第１図（ｆ）の工程におけるサイドエッチ（９）の量が
少ないときには、仮ゲート形成用レジストパターン（７
）の端と仮ゲート（８）の端とが略一致するので、第１
図（Ｄの工程においてＮ層層（ＩＩ）を形成する必要は
ないが、より微細な仮ゲート（８）を形成するために、
第１図（ｆ）の工程におけるサイドエツチング量を増し
たときには、第１図（ｉ）の工程においてＮ”層（１１
）を形成するのが好ましい。
少ないときには、仮ゲート形成用レジストパターン（７
）の端と仮ゲート（８）の端とが略一致するので、第１
図（Ｄの工程においてＮ層層（ＩＩ）を形成する必要は
ないが、より微細な仮ゲート（８）を形成するために、
第１図（ｆ）の工程におけるサイドエツチング量を増し
たときには、第１図（ｉ）の工程においてＮ”層（１１
）を形成するのが好ましい。
また、第１図（ｉ）の工程ではＮ層（４）以外の領域上
に形成されている仮ゲートパターンである前記仮被覆膜
（８°）を第１図げ）の工程のエツチングと同様のエツ
チングを行うことによって、除去する（第１図（ｊ））
。このとき、Ｎ層（４）上の仮ゲート（８）がエツチン
グされないように、この仮ゲート（８）のみを仮ゲート
被覆用レジストパターン（図示せず）で被覆しておき、
エツチング後、この仮ゲート被覆用レジストパターンを
剥離液等で除去する。
に形成されている仮ゲートパターンである前記仮被覆膜
（８°）を第１図げ）の工程のエツチングと同様のエツ
チングを行うことによって、除去する（第１図（ｊ））
。このとき、Ｎ層（４）上の仮ゲート（８）がエツチン
グされないように、この仮ゲート（８）のみを仮ゲート
被覆用レジストパターン（図示せず）で被覆しておき、
エツチング後、この仮ゲート被覆用レジストパターンを
剥離液等で除去する。
第１図Ｕ）に示されている前記工程で処理された半絶縁
性ＧａＡｓ基板（１）上の全面にアニール保護膜（１２
）を形成する（第１図（ｋ））。このアニール保護膜（
１２）は、通常Ｎ層やＮ層層を活性化させる際に用いら
れている材料であればよ（、例えば５ｉ４ＳｒＯ１等を
スパッタ法、プラズマＣＶＤ法等で前記基板（１）上の
全面に堆積させることによって形成される。尚、アニー
ル保護膜（１２）は、仮ゲート（８）の厚さに比べ、充
分に薄く形成される。
性ＧａＡｓ基板（１）上の全面にアニール保護膜（１２
）を形成する（第１図（ｋ））。このアニール保護膜（
１２）は、通常Ｎ層やＮ層層を活性化させる際に用いら
れている材料であればよ（、例えば５ｉ４ＳｒＯ１等を
スパッタ法、プラズマＣＶＤ法等で前記基板（１）上の
全面に堆積させることによって形成される。尚、アニー
ル保護膜（１２）は、仮ゲート（８）の厚さに比べ、充
分に薄く形成される。
次に、アニールを行い、Ｎ層（４） 、 Ｎ ”層（１
０）及びＮ層層（１１）の活性化を行う。アニールを行
った後、前記アニール保護膜（Ｌ２）を除去する（第１
図（１））。アニール保護膜（１２）の除去は、第１図
（ｆ）の工程における仮ゲート層（５）のエツチングと
同様にｌ？ＩＥ、ウェットエツチング等によって行われ
る。
０）及びＮ層層（１１）の活性化を行う。アニールを行
った後、前記アニール保護膜（Ｌ２）を除去する（第１
図（１））。アニール保護膜（１２）の除去は、第１図
（ｆ）の工程における仮ゲート層（５）のエツチングと
同様にｌ？ＩＥ、ウェットエツチング等によって行われ
る。
ところで、本実施例では第１図（ｆ）の工程で仮ゲート
（８）を形成しているが、予め、Ｎ層（４）及びＮ層層
（１０）、好ましくは更にＮ層層（１１）を半絶縁性Ｇ
ａＡｓＭ板（１）に形成しておき、上述のようにアニー
ル保護膜（１２）を前記基板（１）に形成した後、アニ
ールを行い、第１図（１）に示されているようにＮ層（
４）上に仮ゲート（８）を形成してもよい。
（８）を形成しているが、予め、Ｎ層（４）及びＮ層層
（１０）、好ましくは更にＮ層層（１１）を半絶縁性Ｇ
ａＡｓＭ板（１）に形成しておき、上述のようにアニー
ル保護膜（１２）を前記基板（１）に形成した後、アニ
ールを行い、第１図（１）に示されているようにＮ層（
４）上に仮ゲート（８）を形成してもよい。
第１図（＋）に示されている前記工程で処理された半絶
縁性ＧａＡｓ基板（１）上に、前記仮ゲート（８）から
所定の間隔をあけて一対の穴（１３）を有する電極形成
用レジストパターン（１４）を形成する（第１図面））
。
縁性ＧａＡｓ基板（１）上に、前記仮ゲート（８）から
所定の間隔をあけて一対の穴（１３）を有する電極形成
用レジストパターン（１４）を形成する（第１図面））
。
次に、この電極形成用レジストパターン（１４）を介し
て前記半絶縁性ＧａＡｓ基板（１）上に金属を蒸着しく
矢印）、金属膜（１５） （１５°）を形成する（第１
図（ｎ））。蒸着される金属としては金−ゲルマニウム
合金等を用いることができる。また、半絶縁性ＧａＡｓ
基板（１）上に直接形成される金属膜（１５）と電極形
成用レジストパターン（１４）上に形成される金属膜（
１５”）とが、一体化しないように、金属膜（１５）が
電極形成用レジストパターン（１４）よりも薄く形成さ
れているのがよい。
て前記半絶縁性ＧａＡｓ基板（１）上に金属を蒸着しく
矢印）、金属膜（１５） （１５°）を形成する（第１
図（ｎ））。蒸着される金属としては金−ゲルマニウム
合金等を用いることができる。また、半絶縁性ＧａＡｓ
基板（１）上に直接形成される金属膜（１５）と電極形
成用レジストパターン（１４）上に形成される金属膜（
１５”）とが、一体化しないように、金属膜（１５）が
電極形成用レジストパターン（１４）よりも薄く形成さ
れているのがよい。
ついで、前記電極形成用レジストパターン（１４）を剥
離液等で除去し、アロイを行うことによって、第１図（
０）に示されているように、一対の電極（１６）を形成
する。前記電極形成用レジストパターン（１４）を除去
したときに、該レジストパターン（１４）上の金属膜（
１５°）が容易にリフトオフされるように、前記穴（１
３）は逆テーパ状に形成されているのが好ましい。前記
アロイによって形成される前記電極（１６）はオーム性
電掻となる。
離液等で除去し、アロイを行うことによって、第１図（
０）に示されているように、一対の電極（１６）を形成
する。前記電極形成用レジストパターン（１４）を除去
したときに、該レジストパターン（１４）上の金属膜（
１５°）が容易にリフトオフされるように、前記穴（１
３）は逆テーパ状に形成されているのが好ましい。前記
アロイによって形成される前記電極（１６）はオーム性
電掻となる。
第１図（０）に示されている前記工程で処理された半絶
縁性ＧａＡｓ基板（１）上に、前記仮ゲート（８）より
も薄くレジスト層が前記半絶縁性ＧａＡｓ基板（１）上
に残り、且つ前記仮ゲート（８）のみを露出させる穴（
１７）を仔するゲート形成用レジストパターン（１８）
を形成する（第１図（ｐ））。
縁性ＧａＡｓ基板（１）上に、前記仮ゲート（８）より
も薄くレジスト層が前記半絶縁性ＧａＡｓ基板（１）上
に残り、且つ前記仮ゲート（８）のみを露出させる穴（
１７）を仔するゲート形成用レジストパターン（１８）
を形成する（第１図（ｐ））。
前記ゲート形成用レジストパターン（１８）を形成する
方法として、−Ｍに知られている画像反転フォトリソグ
ラフィープロセスを用いることができる。そこで、まず
一般的な画像反転フォトリソグラフィープロセスについ
て第２図を参照して説明しておく。
方法として、−Ｍに知られている画像反転フォトリソグ
ラフィープロセスを用いることができる。そこで、まず
一般的な画像反転フォトリソグラフィープロセスについ
て第２図を参照して説明しておく。
第２図において、ステップ（ｌｉｔ）でレジストを基板
の表面にスピンコーティングする。ステップ（＃２）で
プリベークした後、ステップ（＃３）でフォトマスクを
介して光源からの弱い光でレジストに第１の露光（イニ
シャル露光）を施すことによって、フォトマスクのパタ
ーンがレジストに転写される。
の表面にスピンコーティングする。ステップ（＃２）で
プリベークした後、ステップ（＃３）でフォトマスクを
介して光源からの弱い光でレジストに第１の露光（イニ
シャル露光）を施すことによって、フォトマスクのパタ
ーンがレジストに転写される。
ステップ（＃４）でリバーサルベーク （所要の熱処理
）を行うことによって、レジストのイニシャル露光され
た部分を安定化する。つまり、ここで現像液に対するレ
ジストの溶解速度が減少するようにレジストに添加され
ている感光剤が作用する。
）を行うことによって、レジストのイニシャル露光され
た部分を安定化する。つまり、ここで現像液に対するレ
ジストの溶解速度が減少するようにレジストに添加され
ている感光剤が作用する。
次にステップ（Ｉ５）でレジスト全面への第２の露光で
ある後露光（フラッド露光）を行い、ステップ（１１３
）における未露光部分のレジストのアルカリ現像液に対
する溶解速度を増加させる。ステップ（Ｉ６）で現像を
行うと基板上にレジストパターンが形成される。そして
ステップ（＃７）において、蒸着。
ある後露光（フラッド露光）を行い、ステップ（１１３
）における未露光部分のレジストのアルカリ現像液に対
する溶解速度を増加させる。ステップ（Ｉ６）で現像を
行うと基板上にレジストパターンが形成される。そして
ステップ（＃７）において、蒸着。
エッチング、イオン注入等の表面処理を行うと基板上に
所望のパターンが形成される。
所望のパターンが形成される。
次に、上述した第２図の一般的な画像反転フォトリソグ
ラフィープロセスに基づいて、第１図Φ）に示されてい
るゲート形成用レジストパターン（１８）の形成方法の
一例について説明する。
ラフィープロセスに基づいて、第１図Φ）に示されてい
るゲート形成用レジストパターン（１８）の形成方法の
一例について説明する。
まず、ステップ（１１）で、第１図（０）に示されてし
・る前記第１図（０）の工程で処理された半絶縁性Ｇａ
Ａｓ基板（１）上の全面にレジストをスピンコーティン
グする。ステップ（１１２）でプリベークした後、ステ
ップ（１１３）でイニシャル露光を行う。ここで、第１
の露光であるイニシャル露光は、仮ゲー１−（８）カ形
成されている領域及び仮ゲート（８）から電極（１６）
が形成されていない一定量広い領域までを除く、レジス
トに対して行われ、且つ電極（１６）の表面と直接接触
するレジストはすべて照射されるようなパターンを有す
るフォトマスクを介して行われる。
・る前記第１図（０）の工程で処理された半絶縁性Ｇａ
Ａｓ基板（１）上の全面にレジストをスピンコーティン
グする。ステップ（１１２）でプリベークした後、ステ
ップ（１１３）でイニシャル露光を行う。ここで、第１
の露光であるイニシャル露光は、仮ゲー１−（８）カ形
成されている領域及び仮ゲート（８）から電極（１６）
が形成されていない一定量広い領域までを除く、レジス
トに対して行われ、且つ電極（１６）の表面と直接接触
するレジストはすべて照射されるようなパターンを有す
るフォトマスクを介して行われる。
次に、ステップ（１１４）でリバーサルベークを行うこ
とによって前記イニシャル露光された部分を安定化する
。ついで、ステップ（１５）でレジスト全面へのフラッ
ド露光を行うが、このフラッド露光は仮ゲート（８）に
は到達するが、半絶縁性ＧａＡｓ５板（１）には到達し
ない程度に露光量を調節することによって行う。例えば
、通常のフラッド露光の露光量の数分の１とする。ステ
ップ（１６）で現像を行うと、第１図（ｐ）に示すよう
な穴（１７）を有するゲート形成用レジストパターン（
１８）が形成される。穴（１７）の底からは、仮ゲート
（８）が突出するように、仮ゲート（８）の近傍では穴
（１７）の底は薄いレジスト層で形成される。また、穴
（１７）の側面は、イニシャル露光によって形成された
面であるので、穴（１７）は逆テーパ状の構造となって
いる。
とによって前記イニシャル露光された部分を安定化する
。ついで、ステップ（１５）でレジスト全面へのフラッ
ド露光を行うが、このフラッド露光は仮ゲート（８）に
は到達するが、半絶縁性ＧａＡｓ５板（１）には到達し
ない程度に露光量を調節することによって行う。例えば
、通常のフラッド露光の露光量の数分の１とする。ステ
ップ（１６）で現像を行うと、第１図（ｐ）に示すよう
な穴（１７）を有するゲート形成用レジストパターン（
１８）が形成される。穴（１７）の底からは、仮ゲート
（８）が突出するように、仮ゲート（８）の近傍では穴
（１７）の底は薄いレジスト層で形成される。また、穴
（１７）の側面は、イニシャル露光によって形成された
面であるので、穴（１７）は逆テーパ状の構造となって
いる。
次に、第１図（ｆ）の工程における仮ゲート層（５）の
工、チングと同様にＲＩＥ、ウェットエツチング等によ
って、仮ゲート（８）を除去する（第１図（ｑ））。
工、チングと同様にＲＩＥ、ウェットエツチング等によ
って、仮ゲート（８）を除去する（第１図（ｑ））。
第１図（Ｑ）に示されている前記工程で処理された半絶
縁性ＧａＡｓ基板（１）上に前記ゲート形成用レジスト
パターン（１８）を介してＮ層（４）上の膜厚がレジス
トの最も薄い部分よりも厚くなるように、ゲート材料を
蒸着、スパッタ法等によって堆積させる（第１図（ｒ）
）。第１図（ｒ）においては、半絶縁性ＧａＡｓ基板（
１）に対して垂直にゲート材料を蒸着している状態が示
されており、穴（１７）の下部の仮ゲー ト（８）の除
去によって形成された部分及びその近傍の薄いレジスト
層にゲート材料が堆積して、ゲー１− （１９）が形成
されている。ゲート形成用レジストパターン（１８）上
にも同様に、蒸着によってゲート材料層（２０）が形成
されるが、穴（１７）は上部で逆テーパ状に開口してい
るため、ゲート（１９）とゲート材料層（２０）とは一
体に形成されることがない。
縁性ＧａＡｓ基板（１）上に前記ゲート形成用レジスト
パターン（１８）を介してＮ層（４）上の膜厚がレジス
トの最も薄い部分よりも厚くなるように、ゲート材料を
蒸着、スパッタ法等によって堆積させる（第１図（ｒ）
）。第１図（ｒ）においては、半絶縁性ＧａＡｓ基板（
１）に対して垂直にゲート材料を蒸着している状態が示
されており、穴（１７）の下部の仮ゲー ト（８）の除
去によって形成された部分及びその近傍の薄いレジスト
層にゲート材料が堆積して、ゲー１− （１９）が形成
されている。ゲート形成用レジストパターン（１８）上
にも同様に、蒸着によってゲート材料層（２０）が形成
されるが、穴（１７）は上部で逆テーパ状に開口してい
るため、ゲート（１９）とゲート材料層（２０）とは一
体に形成されることがない。
次に、前記ゲート形成用レジストパターン（１日）を７
１１Ｍ液等で除去することによって、第１図（Ｓ）に示
すように下部でＮ層（４）と直接接触し、上部でＮ層（
４）よりも太き（拡がった′ｒ字形の形状を有するゲー
ト（１９）が形成される。
１１Ｍ液等で除去することによって、第１図（Ｓ）に示
すように下部でＮ層（４）と直接接触し、上部でＮ層（
４）よりも太き（拡がった′ｒ字形の形状を有するゲー
ト（１９）が形成される。
以上、セルファライン型ＧａＡｓＭＥＳＦＥＴの製造方
法について説明したが、この製造方法において通用した
ゲートの形成方法は、セルファライン型ＧａＡｓＭＥＳ
ＦＥＴのゲートに限らず、他の金属膜の製造にも適用す
ることができる。例えば、丁字形金属膜。
法について説明したが、この製造方法において通用した
ゲートの形成方法は、セルファライン型ＧａＡｓＭＥＳ
ＦＥＴのゲートに限らず、他の金属膜の製造にも適用す
ることができる。例えば、丁字形金属膜。
マツシュルーム形金属膜、逆り字形金属膜等のように、
基板との接触面積が小さく、且つ基板から離れた部分で
は大きい体積を有する金属膜は、前記画像反転フォトリ
ソグラフィープロセスによって形成されるレジストパタ
ーンを用いて金属の蒸着等を行うことによって形成され
る。画像反転フォトリソグラフィープロセスのイニシャ
ル露光時に露光されない範囲のレジストが形成されてい
る基板上に、予めこの範囲よりも小さい仮層を形成する
。このとき、前記範囲の中・央部に仮層を形成すれば、
第１図（Ｓ）に示されているような断面が丁字形の金属
膜の形成に用いるレジストパターンかえられる。また、
前記範囲内において、一方に偏った任意の位置に仮層を
形成すれば、逆り字形の金属膜の形成に用いるレジスト
パターンかえられる。また、画像反転フォトリソグラフ
ィープロセスのフラッド露光時に、レジストの未露光部
分が基板上に仮層よりも薄く残るように露光するが、こ
の未露光部分の厚さを調整することによって、体積の大
きい金属膜の上部と基板との間隔を調節することができ
る。前記体積の大きい金属膜の上部は、金属膜の基板と
直接接触する部分が、レジストの最も薄い部分よりも厚
くなるように、金属の蒸着等を行うことによって形成さ
れる。画像反転フォトリソグラフィープロセスを用いれ
ば、第１図（ｑ）に示されているように、上部に逆テー
パ状に開口した穴を有するレジストパターンを形成する
ことができるので、上記のような形状を有する金属膜を
簡単なプロセスで形成することができる。
基板との接触面積が小さく、且つ基板から離れた部分で
は大きい体積を有する金属膜は、前記画像反転フォトリ
ソグラフィープロセスによって形成されるレジストパタ
ーンを用いて金属の蒸着等を行うことによって形成され
る。画像反転フォトリソグラフィープロセスのイニシャ
ル露光時に露光されない範囲のレジストが形成されてい
る基板上に、予めこの範囲よりも小さい仮層を形成する
。このとき、前記範囲の中・央部に仮層を形成すれば、
第１図（Ｓ）に示されているような断面が丁字形の金属
膜の形成に用いるレジストパターンかえられる。また、
前記範囲内において、一方に偏った任意の位置に仮層を
形成すれば、逆り字形の金属膜の形成に用いるレジスト
パターンかえられる。また、画像反転フォトリソグラフ
ィープロセスのフラッド露光時に、レジストの未露光部
分が基板上に仮層よりも薄く残るように露光するが、こ
の未露光部分の厚さを調整することによって、体積の大
きい金属膜の上部と基板との間隔を調節することができ
る。前記体積の大きい金属膜の上部は、金属膜の基板と
直接接触する部分が、レジストの最も薄い部分よりも厚
くなるように、金属の蒸着等を行うことによって形成さ
れる。画像反転フォトリソグラフィープロセスを用いれ
ば、第１図（ｑ）に示されているように、上部に逆テー
パ状に開口した穴を有するレジストパターンを形成する
ことができるので、上記のような形状を有する金属膜を
簡単なプロセスで形成することができる。
光肌ｑ羞米
以上、説明したように第１の本発明の電界効果トランジ
スタの製造方法によれば、簡易な工程を用いて再現性よ
く断面丁字形のゲートを形成することができ、ゲートの
微細化を行ってもゲート抵抗を低く抑えることが可能で
ある。さらにオーム性電極形成後にゲート電極の形成が
可能であるため、ゲート電極がオーム性電極形成時のオ
ーム性電掻と半導体能動層界面の合金化のための熱処理
の影響を受けることがない。また、画像反転フォトリソ
グラフィープロセスによって形成されるレジストパター
ンには逆テーバ状の穴が形成されるので、レジストの除
去及び不要な金属膜のリフトオフを容易に行うことがで
きる。
スタの製造方法によれば、簡易な工程を用いて再現性よ
く断面丁字形のゲートを形成することができ、ゲートの
微細化を行ってもゲート抵抗を低く抑えることが可能で
ある。さらにオーム性電極形成後にゲート電極の形成が
可能であるため、ゲート電極がオーム性電極形成時のオ
ーム性電掻と半導体能動層界面の合金化のための熱処理
の影響を受けることがない。また、画像反転フォトリソ
グラフィープロセスによって形成されるレジストパター
ンには逆テーバ状の穴が形成されるので、レジストの除
去及び不要な金属膜のリフトオフを容易に行うことがで
きる。
第２の本発明の構成では、更に低抵抗のソース・ドレイ
ン領域に対して自己整合的にゲート電極を形成する構造
の電界効果トランジスタが製造されるので、一般の金属
より高抵抗な耐熱ゲート材料を用いる必要がないと同時
に、簡易な工程で再現性よく、断面が７字形のゲートを
形成することができる。
ン領域に対して自己整合的にゲート電極を形成する構造
の電界効果トランジスタが製造されるので、一般の金属
より高抵抗な耐熱ゲート材料を用いる必要がないと同時
に、簡易な工程で再現性よく、断面が７字形のゲートを
形成することができる。
第１図は本発明の一実施例の工程を示す断面図である。
第２図は本発明に用いる画像反転フォトリソグラフィー
プロセスの概略を示す工程図である。 （１）−半絶縁性ＧａＡｓ （Ｓ、Ｉ、ＧａＡｓ）基板
。 （２）−・穴、（３）・・・Ｎ層形成用レジストパター
ン。 （４）−−Ｎ層、（５）・−仮ゲート層。 （６）・−レジスト （７） −仮ゲート形成用レジストパターン１（８）−
一一仮ゲート、（８”）・−・仮被覆膜。 （９）−・サイドエッチ、 （１０）・・・Ｎ層層。 （１１）−・−Ｎ層層、 （１２）・・−アニール保護
膜。 （１３）−穴、 （１４）−電極形成用レジストパター
ン。 （１５） （１５°）−金属膜、 （１６）−電極、
（１７）−穴。 （１８）−−−ゲート形成用レジストパターン。 （１９）−一−ゲー１”＋ （２０）−ゲート材料層。
プロセスの概略を示す工程図である。 （１）−半絶縁性ＧａＡｓ （Ｓ、Ｉ、ＧａＡｓ）基板
。 （２）−・穴、（３）・・・Ｎ層形成用レジストパター
ン。 （４）−−Ｎ層、（５）・−仮ゲート層。 （６）・−レジスト （７） −仮ゲート形成用レジストパターン１（８）−
一一仮ゲート、（８”）・−・仮被覆膜。 （９）−・サイドエッチ、 （１０）・・・Ｎ層層。 （１１）−・−Ｎ層層、 （１２）・・−アニール保護
膜。 （１３）−穴、 （１４）−電極形成用レジストパター
ン。 （１５） （１５°）−金属膜、 （１６）−電極、
（１７）−穴。 （１８）−−−ゲート形成用レジストパターン。 （１９）−一−ゲー１”＋ （２０）−ゲート材料層。
Claims (3)
- （１）半導体基板上の電界効果トランジスタのゲートを
形成するに際して、前記半導体基板のゲートが形成され
る領域に仮ゲートを形成する第１工程と、一定の露光量
及び所要の熱処理によって現像液に対する溶解速度を減
少させるような感光剤が添加されているポジ型レジスト
を前記第１工程で処理された半導体基板の全面に塗布し
た後、前記仮ゲートが形成されている領域及び前記仮ゲ
ートより一定量広い領域を除いて第１の露光を行い、所
要の熱処理を行い、さらに前記半導体基板の全面に所定
の量の第２の露光を行った後、現像を行うことによって
、半導体基板面に垂直な方向から前記仮ゲートを見たと
きに開口部が仮ゲートを完全に内に含みかつ、底部に前
記仮ゲートの厚さより薄いレジスト層が残って、断面が
底部から開口部に向かうに従って断面の巾が狭くなる形
になっており、前記仮ゲートの上端が露出するような穴
を有するゲート形成用レジストパターンを形成する第２
工程と、エッチングによって前記第２工程で処理された
半導体基板上の仮ゲートを除去する第３工程と、前記第
２工程における前記穴の底部に残っている前記レジスト
層の厚さより厚いゲート材料層を前記第３工程で処理さ
れた半導体基板の全面に形成する第４工程と、前記第４
工程で処理された半導体基板上の前記ゲート形成用レジ
ストパターンを除去することによってゲートを形成する
第５工程とを含むことを特徴とする電界効果トランジス
タの製造方法。 - （２）半導体基板上に所要の形を有し、且つ所定の導電
型を与える電界効果トランジスタの第１の半導体能動層
を形成する第１工程と、前記第１工程で処理された半導
体基板上に仮ゲート層を形成し、前記第１の半導体能動
層上のゲートに対応する領域及び電界効果トランジスタ
の第２の能動層が形成されない領域の前記仮ゲート層上
に仮ゲート形成用レジストパターンを形成した後、該仮
ゲート形成用レジストパターンを介して前記仮ゲート層
のエッチングを行うことによって仮ゲートと第２の半導
体能動層が形成されない領域を被覆するための仮被覆膜
とから成る仮ゲートパターンを形成する第２工程と、前
記第２工程で処理された半導体基板上にイオン注入を行
うことによって前記第１の半導体能動層より高濃度の不
純物を含む前記第２の半導体能動層となるイオン注入層
を前記第２工程における前記仮ゲート形成用レジストパ
ターンで被覆されていない領域に形成し、ついで前記仮
ゲート形成用レジストパターンを除去する第３工程と、
前記第３工程で処理された半導体基板上に前記仮ゲート
のみが充分被覆されるように仮ゲート被覆用レジストパ
ターンを形成し前記仮被覆膜をエッチングによって除去
し、さらに前記仮ゲート被覆用レジストパターンを除去
する第４工程と、前記第４工程で処理された半導体基板
上のイオン注入層を活性化し半導体能動層とするための
熱処理を行う第５工程と、前記第５工程で処理された半
導体基板上に前記仮ゲートから一定の間隔をあけて前記
第２の半導体能動層上にソース電極及びドレイン電極と
なる一対のオーム性電極をそれぞれ形成する第６工程と
、前記第６工程で処理された半導体基板上の全面に一定
の露光量及び所要の熱処理によって現像液に対する溶解
速度を減少させるような感光剤が添加されているポジ型
レジストを塗布した後、前記仮ゲートが形成されている
領域及び前記仮ゲートより一定量広い領域を除いて第１
の露光を行い、所要の熱処理を行い、さらに前記半導体
基板の全面に所定の量の第２の露光を行った後、現像を
行うことによって、半導体基板面に垂直な方向から前記
仮ゲートを見たときに開口部が仮ゲートを完全に内に含
みかつ、底部に前記仮ゲートの厚さより薄いレジスト層
が残って、断面が底部から開口部に向かうに従って断面
の巾が狭くなる形になっており、前記仮ゲートの上端が
露出するような穴を有するゲート形成用レジストパター
ンを形成し、ついでエッチングによって前記仮ゲートを
除去する第７工程と、前記第７工程で処理された半導体
基板上の全面にゲート材料を堆積させ、ついで前記ゲー
ト形成用レジストパターンを除去することによってゲー
トを形成する第８工程を含むことを特徴とする電界効果
トランジスタの製造方法。 - （３）第２請求項に記載の電界効果トランジスタの製造
方法において、前記第３工程と第４工程との間にイオン
注入によって前記第１の半導体能動層と第２の半導体能
動層との間の範囲の不純物濃度及び深さを有する第３の
半導体能動層となるイオン注入層を形成する工程を含む
ことを特徴とする第２請求項に記載の電界効果トランジ
スタの製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP1120989A JP2550412B2 (ja) | 1989-05-15 | 1989-05-15 | 電界効果トランジスタの製造方法 |
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| JP1120989A JP2550412B2 (ja) | 1989-05-15 | 1989-05-15 | 電界効果トランジスタの製造方法 |
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