JPH01175617A - メモリーカード - Google Patents
メモリーカードInfo
- Publication number
- JPH01175617A JPH01175617A JP62332451A JP33245187A JPH01175617A JP H01175617 A JPH01175617 A JP H01175617A JP 62332451 A JP62332451 A JP 62332451A JP 33245187 A JP33245187 A JP 33245187A JP H01175617 A JPH01175617 A JP H01175617A
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- memory
- backup battery
- terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、メモリカードに関する。
（従来の技術）
近年、各種情報管理分野にメモリカードが広く背反して
いる。
いる。
メモリカードは、長方形のカード基体を有し、このカー
ド基体内にメモリＩＣ等のＩＣチップが内蔵されており
、従来の磁気カードと比教して格段に大きな記憶容量を
有している。
ド基体内にメモリＩＣ等のＩＣチップが内蔵されており
、従来の磁気カードと比教して格段に大きな記憶容量を
有している。
このメモリカードは、一般に基体の一辺に配設された外
部回路接続用コネクタを介して、専用のリーダ／ライタ
に接続するように構成されている。
部回路接続用コネクタを介して、専用のリーダ／ライタ
に接続するように構成されている。
第３図は従来のメモリカードの回路構成を示す図である
。同図に示されるようにメモリチップ１のチップイネー
ブル入力端子（ＣＥ）、ライトイネーブル入力端子（Ｗ
Ｅ）、アウトプットイネーブル入力端子（ＯＥ）はそれ
ぞれ端子２．３．４に接続される。端子２．３．４はプ
ルアップ抵抗Ｒ，、Ｒ２、Ｒ，及び電流逆流防止用ダイ
オードＤ１を介して、バックアップ用電池Ｂ ａｔｔに
接続されている。
。同図に示されるようにメモリチップ１のチップイネー
ブル入力端子（ＣＥ）、ライトイネーブル入力端子（Ｗ
Ｅ）、アウトプットイネーブル入力端子（ＯＥ）はそれ
ぞれ端子２．３．４に接続される。端子２．３．４はプ
ルアップ抵抗Ｒ，、Ｒ２、Ｒ，及び電流逆流防止用ダイ
オードＤ１を介して、バックアップ用電池Ｂ ａｔｔに
接続されている。
メモリチップ１の入力端子ＣＥ、ＷＥ、ＯＥ等は負論理
である。端子２．３．４は例えばリーダ／ライタ等の外
部機器と接続されるための端子である。バックアップ用
電池Ｂ ａｔｔはメモリの保持等のためにメモリチップ
１に電圧を供給し、また端子２．３．４が外部機器と接
続を断たれた場合、る、電流逆流防止用ダイオードＤ１
はメモリカードが外部機器と接続された場合、外部機器
から供給される電流がバックアップ用電池Ｂ ａｔｔに
流れるのを防止するものである。
である。端子２．３．４は例えばリーダ／ライタ等の外
部機器と接続されるための端子である。バックアップ用
電池Ｂ ａｔｔはメモリの保持等のためにメモリチップ
１に電圧を供給し、また端子２．３．４が外部機器と接
続を断たれた場合、る、電流逆流防止用ダイオードＤ１
はメモリカードが外部機器と接続された場合、外部機器
から供給される電流がバックアップ用電池Ｂ ａｔｔに
流れるのを防止するものである。
（発明が解決しようとする問題点）
しかしながら、上述した従来のメモリカードでは、メモ
リカードを機器側例えばリーダ／ライタ等に接続した状
態でリーダ／ライタ側の電源を遮断すると、メモリカー
ドの入力側の電位がグランド近くで低下する場合があり
、このような状態では、バックアップ用電池Ｂ ａｔｔ
からの電流は、図中ＩＴ、Ｉ２、Ｉｔで示したように、
プルアップ抵抗Ｒ＋ 、Ｒ２、Ｒ１を介してリーダ／ラ
イタ側へと流れるため、バックアップ用電池Ｂ ａｔｔ
が消耗してしまうという問題があった。
リカードを機器側例えばリーダ／ライタ等に接続した状
態でリーダ／ライタ側の電源を遮断すると、メモリカー
ドの入力側の電位がグランド近くで低下する場合があり
、このような状態では、バックアップ用電池Ｂ ａｔｔ
からの電流は、図中ＩＴ、Ｉ２、Ｉｔで示したように、
プルアップ抵抗Ｒ＋ 、Ｒ２、Ｒ１を介してリーダ／ラ
イタ側へと流れるため、バックアップ用電池Ｂ ａｔｔ
が消耗してしまうという問題があった。
本発明は、上述した問題点を解決するためになされたも
ので、メモリカードをリーダ／ライタ等の機器側に接続
中に機器側の電源遮断が発生した場合に、バックアップ
用電池からの電流が、プルアップ抵抗を介してリーダ／
ライタ側へと流れることを防止し、バックアップ用電池
の延命が図れるメモリカードを提供することを目的とす
る。
ので、メモリカードをリーダ／ライタ等の機器側に接続
中に機器側の電源遮断が発生した場合に、バックアップ
用電池からの電流が、プルアップ抵抗を介してリーダ／
ライタ側へと流れることを防止し、バックアップ用電池
の延命が図れるメモリカードを提供することを目的とす
る。
［発明の構成コ
（問題点を解決するための手段）
前記目的を達成するために本発明は、メモリチップと、
前記メモリチップの複数の入力端子に電圧を供給するバ
ックアップ用電池と、外部機器に接続された場合外部機
器からの入力信号を入力する端子と、前記端子から送ら
れる入力信号を前記メモリチップの各入力端子に供給し
前記バックアップ用電池から供給される電流の前記端子
への流入を阻止する回路とを具備したことを特徴とする
。
前記メモリチップの複数の入力端子に電圧を供給するバ
ックアップ用電池と、外部機器に接続された場合外部機
器からの入力信号を入力する端子と、前記端子から送ら
れる入力信号を前記メモリチップの各入力端子に供給し
前記バックアップ用電池から供給される電流の前記端子
への流入を阻止する回路とを具備したことを特徴とする
。
（作 用）
メモリカードが外部機器と接続されていない場合、バッ
クアップ用電池からメモリチップの複数の入力端子に電
圧が供給される。メモリカードが外部機器に接続された
場合、外部機器から送られる入力信号はメモリカードの
端子を介してメモリチップの入力端子に送られるが、バ
ックアップ用電池から供給される電流が前記端子を介し
て外部機器へ流入することは阻止される。
クアップ用電池からメモリチップの複数の入力端子に電
圧が供給される。メモリカードが外部機器に接続された
場合、外部機器から送られる入力信号はメモリカードの
端子を介してメモリチップの入力端子に送られるが、バ
ックアップ用電池から供給される電流が前記端子を介し
て外部機器へ流入することは阻止される。
（実施例）
以下、図面に基づいて本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の第１の実施例に係るメモリカードの回
路構成図であり、第３図に示す従来例と同一の機能を果
たす要素にはそれと同一の番号を付し重複した説明を避
ける０本実施例においては、入力端子２．３．４とプル
アップ抵抗Ｒ，、Ｒ２、Ｒ１間には、トライステートバ
ッファ回路Ｂ１、Ｂ２．Ｂｌが夫々介挿されており、さ
らにこのトライステートバッファ回路Ｂ＋、Ｂ２、Ｂ３
と入力端子２．３．４間には一端をグランド側に接続し
たプルダウン抵抗Ｒ４、Ｒ５、Ｒ６が夫々介挿されてい
る。
路構成図であり、第３図に示す従来例と同一の機能を果
たす要素にはそれと同一の番号を付し重複した説明を避
ける０本実施例においては、入力端子２．３．４とプル
アップ抵抗Ｒ，、Ｒ２、Ｒ１間には、トライステートバ
ッファ回路Ｂ１、Ｂ２．Ｂｌが夫々介挿されており、さ
らにこのトライステートバッファ回路Ｂ＋、Ｂ２、Ｂ３
と入力端子２．３．４間には一端をグランド側に接続し
たプルダウン抵抗Ｒ４、Ｒ５、Ｒ６が夫々介挿されてい
る。
即ち、トライステートバッファ回路Ｂ１、Ｂ２、Ｂ３の
各入力側を、プルダウン抵抗Ｒ４、Ｒ５、Ｒ６によりプ
ルダウンし、各出力側をプルアップ抵抗Ｒ＋ 、Ｒ２、
Ｒ３によってプルアップする構成となっている。
各入力側を、プルダウン抵抗Ｒ４、Ｒ５、Ｒ６によりプ
ルダウンし、各出力側をプルアップ抵抗Ｒ＋ 、Ｒ２、
Ｒ３によってプルアップする構成となっている。
このトライステートバッファ回路Ｂ、 、Ｂ２、Ｂ３は
入力端子５から入力される制御入力信号ＣＮＴを０レベ
ルに保持することで、出力が高インピーダンスになる。
入力端子５から入力される制御入力信号ＣＮＴを０レベ
ルに保持することで、出力が高インピーダンスになる。
制御入力端子５は抵抗Ｒ７によりプルダウンされている
。制御入力端子５は機器側の電源が遮断された場合に、
０１／ベルを出力するシステムリセット回Ｉ＃１（図示
せず）に接続される。
。制御入力端子５は機器側の電源が遮断された場合に、
０１／ベルを出力するシステムリセット回Ｉ＃１（図示
せず）に接続される。
このような構成のメモリカードでは、制御入力信号ＣＮ
Ｔは０レベルに保持され曇と、トライステートバッファ
回＃ＩＢ＋、Ｂ２、Ｂｘは高インピーダンスになり、さ
らに各出力は抵抗Ｒ＋ 、Ｒ２、Ｒ３によってプルアッ
プされた状態であるため、トライステートバッファ回路
Ｂ、、Ｂ２、Ｂ３の入力状態に関係なくメモリＩＣＩの
入力端子ＣＥ、ＷＥ、ＯＥはルベルに保持されて、メモ
リＩＣ１は完全にスタンドバイ状態になる。
Ｔは０レベルに保持され曇と、トライステートバッファ
回＃ＩＢ＋、Ｂ２、Ｂｘは高インピーダンスになり、さ
らに各出力は抵抗Ｒ＋ 、Ｒ２、Ｒ３によってプルアッ
プされた状態であるため、トライステートバッファ回路
Ｂ、、Ｂ２、Ｂ３の入力状態に関係なくメモリＩＣＩの
入力端子ＣＥ、ＷＥ、ＯＥはルベルに保持されて、メモ
リＩＣ１は完全にスタンドバイ状態になる。
従って、本実施例楕成のメモリカードでは、メモリカー
ドがリーダ／ライタ等の機器側に接続された状態で機器
側の電源が遮断された場合には、システムリセット回路
（図示せず）により、メモリカードの制御入力信号ＣＮ
Ｔは０レベルに保持されてトライステートバッファ回
路Ｂ、 、Ｂ２、Ｂ３は高インピーダンス状態となり、
プルアップ抵抗Ｒ１、Ｒ２、Ｒ３によってメモリＩＣＩ
の入力端子ＣＥ、ＷＥ、ＯＥはルベルに保たれ、メモリ
ＩＣはスタンドバイモードに保持される。またトライス
テートバッファ回路Ｂ、、Ｂ２、Ｂ３が高インピーダン
ス状態であるので、バックアップ用電池Ｂ ａｔｔから
トライステートバッファ回路Ｂｌ、Ｂ２、Ｂ３を介して
端子２．３．４へ電流は流れず、バックアップ用電池Ｂ
ａｔｔの消耗を防止できる。
ドがリーダ／ライタ等の機器側に接続された状態で機器
側の電源が遮断された場合には、システムリセット回路
（図示せず）により、メモリカードの制御入力信号ＣＮ
Ｔは０レベルに保持されてトライステートバッファ回
路Ｂ、 、Ｂ２、Ｂ３は高インピーダンス状態となり、
プルアップ抵抗Ｒ１、Ｒ２、Ｒ３によってメモリＩＣＩ
の入力端子ＣＥ、ＷＥ、ＯＥはルベルに保たれ、メモリ
ＩＣはスタンドバイモードに保持される。またトライス
テートバッファ回路Ｂ、、Ｂ２、Ｂ３が高インピーダン
ス状態であるので、バックアップ用電池Ｂ ａｔｔから
トライステートバッファ回路Ｂｌ、Ｂ２、Ｂ３を介して
端子２．３．４へ電流は流れず、バックアップ用電池Ｂ
ａｔｔの消耗を防止できる。
かくして本実施例によればメモリカードが外部機器との
接続を断たれた場合、制御入力信号ＣＮＴが０レベルに
保持されトライスティトバッファ回路Ｂ、、Ｂ２、Ｂ３
が高インピーダンス状態となり、メモリチップ１はスタ
ンバイモードに保持される。また外部機器と接続されて
いる状態で機器側の電源遮断が発生した場合には、制御
入力信号ＣＮＴが０レベルになるのでトライスティトバ
ッファ回路Ｂ、、Ｂ２、Ｂ３が高インピーダンス状態と
なり、バックアップ用電池Ｂａｔｔからトライスティト
バッファ回路Ｂ、、Ｂ２、Ｂ３を介して端子２．３．４
へ電流が流れず、バックアップ用電池Ｂ ａｔｔの消耗
を防止できる。
接続を断たれた場合、制御入力信号ＣＮＴが０レベルに
保持されトライスティトバッファ回路Ｂ、、Ｂ２、Ｂ３
が高インピーダンス状態となり、メモリチップ１はスタ
ンバイモードに保持される。また外部機器と接続されて
いる状態で機器側の電源遮断が発生した場合には、制御
入力信号ＣＮＴが０レベルになるのでトライスティトバ
ッファ回路Ｂ、、Ｂ２、Ｂ３が高インピーダンス状態と
なり、バックアップ用電池Ｂａｔｔからトライスティト
バッファ回路Ｂ、、Ｂ２、Ｂ３を介して端子２．３．４
へ電流が流れず、バックアップ用電池Ｂ ａｔｔの消耗
を防止できる。
第２図は本発明の第２の実施例に係るメモリカードの回
路構成図である０本実施例では端子５に正論理のチップ
イネーブル信号を入力するようにし、このチップイネー
ブル信号がメモリチップ１の入力端子ＣＥ２に入力する
ようにしたものである。
路構成図である０本実施例では端子５に正論理のチップ
イネーブル信号を入力するようにし、このチップイネー
ブル信号がメモリチップ１の入力端子ＣＥ２に入力する
ようにしたものである。
本実施例によればチップイネーブルを２系続有するメモ
リチップ１に対しても容易にスタンドバイモードをとる
ことができる。
リチップ１に対しても容易にスタンドバイモードをとる
ことができる。
［発明の効果コ
以上詳細に説明したように本発明のメモリカードによれ
ば、メモリカードが外部機器と接続中に外部機器側の電
源遮断が発生しても、バッファ・ツブ用電池が外部機器
側へ流れることが防止されるので、バックアップ用電池
の延命を図ることができる。
ば、メモリカードが外部機器と接続中に外部機器側の電
源遮断が発生しても、バッファ・ツブ用電池が外部機器
側へ流れることが防止されるので、バックアップ用電池
の延命を図ることができる。
第１図は本発明の第１の実施例に係るメモリカードの回
路図、第２図は本発明の第２図の実施例に係るメモリカ
ードの回路図、第３図は従来のメモリカードの回路図で
ある。 １・・・・・・・・・・・・・・・・・・・・・・・・
メモリチップ２．３．４．５・・・・・・端子 Ｂ ａｔｔ・・・・・・・・・・・・・・・・・・バッ
クアップ用電池Ｂ＋ 、Ｂ２ 、Ｂ３・・・トライステ
ィトバッファ回路 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第３ 図
路図、第２図は本発明の第２図の実施例に係るメモリカ
ードの回路図、第３図は従来のメモリカードの回路図で
ある。 １・・・・・・・・・・・・・・・・・・・・・・・・
メモリチップ２．３．４．５・・・・・・端子 Ｂ ａｔｔ・・・・・・・・・・・・・・・・・・バッ
クアップ用電池Ｂ＋ 、Ｂ２ 、Ｂ３・・・トライステ
ィトバッファ回路 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第３ 図
Claims (1)
- メモリチップと、前記メモリチップの複数の入力端子に
電圧を供給するバックアップ用電池と、外部機器に接続
された場合外部機器からの入力信号を入力する端子と、
前記端子から送られる入力信号を前記メモリチップの各
入力端子に供給し前記バックアップ用電池から供給され
る電流の前記端子への流入を阻止する回路とを具備する
ことを特徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332451A JPH01175617A (ja) | 1987-12-30 | 1987-12-30 | メモリーカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332451A JPH01175617A (ja) | 1987-12-30 | 1987-12-30 | メモリーカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175617A true JPH01175617A (ja) | 1989-07-12 |
Family
ID=18255129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332451A Pending JPH01175617A (ja) | 1987-12-30 | 1987-12-30 | メモリーカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021895A1 (en) * | 1995-01-11 | 1996-07-18 | Hitachi, Ltd. | Memory package, memory system and hot-line inserting/removing method therefor |
| US6700829B2 (en) | 1997-11-18 | 2004-03-02 | Hitachi, Ltd. | Memory package, memory system and hot-line insertion/removal method thereof |
-
1987
- 1987-12-30 JP JP62332451A patent/JPH01175617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021895A1 (en) * | 1995-01-11 | 1996-07-18 | Hitachi, Ltd. | Memory package, memory system and hot-line inserting/removing method therefor |
| US6058039A (en) * | 1995-01-11 | 2000-05-02 | Hitachi, Ltd. | Memory package and hot-line insertion/removal method using time constant based on-off switching |
| US6700829B2 (en) | 1997-11-18 | 2004-03-02 | Hitachi, Ltd. | Memory package, memory system and hot-line insertion/removal method thereof |
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