JPH01175650A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH01175650A JPH01175650A JP62334427A JP33442787A JPH01175650A JP H01175650 A JPH01175650 A JP H01175650A JP 62334427 A JP62334427 A JP 62334427A JP 33442787 A JP33442787 A JP 33442787A JP H01175650 A JPH01175650 A JP H01175650A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- logical address
- data
- page number
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プロセサを使ったシステムにおいて、用いら
れるキャッシュメモリに関する。
れるキャッシュメモリに関する。
従来の技術
現在のプロセサシステムでは、第３図に示すごとく主記
憶６０とプロセサ６ｏの間に、システムの性能アップの
ために、キャッシュメモリ６４が設けられている。主記
憶６０は、メモリ管理ユニット６６によシページと呼ば
れる１単位ごとに管理され、ユーザは、主記憶６０の容
量を意識することなく、リニアでかつ広大なアドレス空
間を利用することができる。しかし、このように主記憶
６ｏを管理していくためには、２次記憶６４との間でペ
ージイン、ページアウトと呼ばれるページごとの入れ換
え作業が必要とされる。従来のキャッシュメモリ６４は
、第４図に示すごとく、プロセサ６ｏからの論理アドレ
スを格納する第１のランダムアクセスメモリ１０４と、
メモリ管理ユニットによる論理アドレスから物理アドレ
ス変換後、主記憶をアクセスし得られたデータを格納す
る第２のランダムアクセスメモリ１０６と、同一ワード
のデータの有効性を表すバリッドビット１０２から成っ
ていた。そして、主記憶上でページイン。
憶６０とプロセサ６ｏの間に、システムの性能アップの
ために、キャッシュメモリ６４が設けられている。主記
憶６０は、メモリ管理ユニット６６によシページと呼ば
れる１単位ごとに管理され、ユーザは、主記憶６０の容
量を意識することなく、リニアでかつ広大なアドレス空
間を利用することができる。しかし、このように主記憶
６ｏを管理していくためには、２次記憶６４との間でペ
ージイン、ページアウトと呼ばれるページごとの入れ換
え作業が必要とされる。従来のキャッシュメモリ６４は
、第４図に示すごとく、プロセサ６ｏからの論理アドレ
スを格納する第１のランダムアクセスメモリ１０４と、
メモリ管理ユニットによる論理アドレスから物理アドレ
ス変換後、主記憶をアクセスし得られたデータを格納す
る第２のランダムアクセスメモリ１０６と、同一ワード
のデータの有効性を表すバリッドビット１０２から成っ
ていた。そして、主記憶上でページイン。
ページアウトが起きた場合、キャッシュメモリはページ
アウトされたページ内のデータを持っている場合がある
。この時、キャッシュメモリに残されたページアウトさ
れたページ内のデータと新たに主記憶上にページインさ
れたデータは全く関係が無いため、キャッシュメモリに
残されたページアウトされたページ内のデータの消去が
必要となる。
アウトされたページ内のデータを持っている場合がある
。この時、キャッシュメモリに残されたページアウトさ
れたページ内のデータと新たに主記憶上にページインさ
れたデータは全く関係が無いため、キャッシュメモリに
残されたページアウトされたページ内のデータの消去が
必要となる。
発明が解決しようとする問題点
従来の技術で述べたように、主記憶上でページイン、ペ
ージアウトが起きた場合には、キャッシュメモリにある
ページアウトされたページ内のデータの消去が必要であ
る。しかし、キャッシュメモリ内には、主記憶上の物理
ページナンバーの情報がないため、キャッシュメモリに
ある全てのデータの消去をおこなわなければいけないと
いう問題点がある。
ージアウトが起きた場合には、キャッシュメモリにある
ページアウトされたページ内のデータの消去が必要であ
る。しかし、キャッシュメモリ内には、主記憶上の物理
ページナンバーの情報がないため、キャッシュメモリに
ある全てのデータの消去をおこなわなければいけないと
いう問題点がある。
本発明は、かかる問題点を鑑み、主記憶上でページイン
、ページアウトが生じた場合に、キャッシュメモリに残
されたページアウトされたページ内のデータのみ、−括
消去を容易に行うキャッシュメモリを提供することを目
的とする。
、ページアウトが生じた場合に、キャッシュメモリに残
されたページアウトされたページ内のデータのみ、−括
消去を容易に行うキャッシュメモリを提供することを目
的とする。
問題点を解決するための手段
本発明は、前記問題点を解決するために、主記憶がペー
ジごとに管理されるプロセサシステムにおいて、プロセ
サからの論理アドレスを格納する論理アドレスレジスタ
と、前記論理アドレスで指定されるデータが格納されて
いる主記憶上の物理ページナンバー又は、主記憶上でペ
ージアウトが起こった場合、ページアウトされるページ
の物理ヘーシナンバーヲ格納スる物理ページナンバーレ
ジスタと、前記論理アドレスレジスタの下位ビットによ
シアクセスされ、前記論理アドレスレジスタの残りの上
位ビットを格納する複数のワードからなる第１のランダ
ムアクセスメモリと、前記第１のランダムアクセスメモ
リに格納されているアドレスにより指定されるデータを
主記憶上からフェッチした場合、これを格納する第２の
ランダムアクセスメモリと、前記第１のランダムアクセ
スメモリで指定されるデータが格納される主記憶上での
物理ページナンバーを前記物理ページナンバーレジスタ
より受け取りこれを格納する連想メモリと、２種類の制
御入力を持ち、一方の入力端子は各ワードに渡シリセッ
ト線に接続され、もう−方は前記連想メモリの検索線に
接続し両方の制御入力がオン状態になった場合リセット
を行うリセット回路を備えた、同一ワード上のデータの
有効性を示すバリッドビットと、前記バリッドビットを
チェックし前記論理アドレスレジスタの下位ビットによ
りアクセスされた第１のランダムアクセスメモリからの
データと前記論理アドレスレジスタのデータを比較する
回路を持つことを特徴とするキャッシュメモリを設ける
。
ジごとに管理されるプロセサシステムにおいて、プロセ
サからの論理アドレスを格納する論理アドレスレジスタ
と、前記論理アドレスで指定されるデータが格納されて
いる主記憶上の物理ページナンバー又は、主記憶上でペ
ージアウトが起こった場合、ページアウトされるページ
の物理ヘーシナンバーヲ格納スる物理ページナンバーレ
ジスタと、前記論理アドレスレジスタの下位ビットによ
シアクセスされ、前記論理アドレスレジスタの残りの上
位ビットを格納する複数のワードからなる第１のランダ
ムアクセスメモリと、前記第１のランダムアクセスメモ
リに格納されているアドレスにより指定されるデータを
主記憶上からフェッチした場合、これを格納する第２の
ランダムアクセスメモリと、前記第１のランダムアクセ
スメモリで指定されるデータが格納される主記憶上での
物理ページナンバーを前記物理ページナンバーレジスタ
より受け取りこれを格納する連想メモリと、２種類の制
御入力を持ち、一方の入力端子は各ワードに渡シリセッ
ト線に接続され、もう−方は前記連想メモリの検索線に
接続し両方の制御入力がオン状態になった場合リセット
を行うリセット回路を備えた、同一ワード上のデータの
有効性を示すバリッドビットと、前記バリッドビットを
チェックし前記論理アドレスレジスタの下位ビットによ
りアクセスされた第１のランダムアクセスメモリからの
データと前記論理アドレスレジスタのデータを比較する
回路を持つことを特徴とするキャッシュメモリを設ける
。
作 用
物理ページナンバーレジスタは、主記憶上でページアウ
トされる物理ページナンバーを格納し、連想メモリは、
物理ページナンバーレジスタからの物理ページナンバー
によシ検索され一致するワードの連想メモリの検索線を
オン状態にする。リセット回路は、連想メモリの検索線
により連想メモリで一致したワードを受け取シ各ワード
に共通接続されたリセット線がオン状態の時のみページ
アウトされたワードのバリッドビットの消去を行う。
トされる物理ページナンバーを格納し、連想メモリは、
物理ページナンバーレジスタからの物理ページナンバー
によシ検索され一致するワードの連想メモリの検索線を
オン状態にする。リセット回路は、連想メモリの検索線
により連想メモリで一致したワードを受け取シ各ワード
に共通接続されたリセット線がオン状態の時のみページ
アウトされたワードのバリッドビットの消去を行う。
よって、本発明によるキャッシュメモリを用いることに
より、キャッシュメモリに残されたページアウトされた
ページ内のデータの一括消去が容易に行える。
より、キャッシュメモリに残されたページアウトされた
ページ内のデータの一括消去が容易に行える。
実施例
本発明の実施例におけるキャッシュメモリの構成概略を
第１図に示す。
第１図に示す。
通常の検索時、検索されるプロセサからの論理アドレス
は、論理アドレスレジスタ４に入力される。第１のラン
ダムアクセスメモリ１４は、前記論理アドレスレジスタ
４の下位ビットによりアクセスされる。比較回路２２は
、アクセスされたワードに対応する論理アドレスのビッ
トと前記論理アドレスレジスタ４の上位ビットが同じか
どうかの比較を行う。
は、論理アドレスレジスタ４に入力される。第１のラン
ダムアクセスメモリ１４は、前記論理アドレスレジスタ
４の下位ビットによりアクセスされる。比較回路２２は
、アクセスされたワードに対応する論理アドレスのビッ
トと前記論理アドレスレジスタ４の上位ビットが同じか
どうかの比較を行う。
比較の結果、同じ場合には、第２のランダムアクセスメ
モリ１６からのデータが正しいと判断し、プロセサにプ
ロセサからの論理アドレスに対応するデータとして入出
力ラッチ２４から出力する。
モリ１６からのデータが正しいと判断し、プロセサにプ
ロセサからの論理アドレスに対応するデータとして入出
力ラッチ２４から出力する。
比較の結果、違っている場合には、最初に、メモリ管理
ユニットは、プロセサからの論理アドレスを受け取り物
理アドレスに変換する。次に、主記憶をこの物理アドレ
スによりアクセスし、プロセサからの論理アドレスにあ
たるデータとして主記憶上からフェッチしプロセサに送
る。同時に、キャッシュメモリは、メモリ管理ユニット
により変換された物理アドレスの物理ページナンバーを
物理ページナンバーレジスタ２に、論理アドレスを物理
アドレスに変換後生記憶上からフェッチしたデータを入
出力ラッチ２４に取り込む。さらに、これらは、プロセ
サからの論理アドレスに対応するワード上の連想メモリ
１２と第２のランダムアクセスメモリ１６にそれぞれ格
納される。
ユニットは、プロセサからの論理アドレスを受け取り物
理アドレスに変換する。次に、主記憶をこの物理アドレ
スによりアクセスし、プロセサからの論理アドレスにあ
たるデータとして主記憶上からフェッチしプロセサに送
る。同時に、キャッシュメモリは、メモリ管理ユニット
により変換された物理アドレスの物理ページナンバーを
物理ページナンバーレジスタ２に、論理アドレスを物理
アドレスに変換後生記憶上からフェッチしたデータを入
出力ラッチ２４に取り込む。さらに、これらは、プロセ
サからの論理アドレスに対応するワード上の連想メモリ
１２と第２のランダムアクセスメモリ１６にそれぞれ格
納される。
主記憶上で、ページインページアウトが生じた場合、メ
モリ管理ユニットは、ページアウトされる物理ページナ
ンバーを物理ページナンバーレジスタ２に格納する。キ
ャッシュメモリは、この物理ページナンバーにより連想
メモリ１２を検索する。この時、この物理ページナンバ
ーに一致したワードの検索線１８は、オン状態となる。
モリ管理ユニットは、ページアウトされる物理ページナ
ンバーを物理ページナンバーレジスタ２に格納する。キ
ャッシュメモリは、この物理ページナンバーにより連想
メモリ１２を検索する。この時、この物理ページナンバ
ーに一致したワードの検索線１８は、オン状態となる。
さらに、この時、リセット線１ｏをオン状態とすること
によシ、ページアウトされる物理ページナンバーに当た
るワードのバリッドビットの一括リセットが可能となる
。ここで、６は物理ページナンバーレジスタの下位ビッ
トを受け取りアクセスワードを決定するアドレスデコー
ダ、２ｏはワード線、２θは比較回路での結果をプロセ
サに伝える比較結果線ある。
によシ、ページアウトされる物理ページナンバーに当た
るワードのバリッドビットの一括リセットが可能となる
。ここで、６は物理ページナンバーレジスタの下位ビッ
トを受け取りアクセスワードを決定するアドレスデコー
ダ、２ｏはワード線、２θは比較回路での結果をプロセ
サに伝える比較結果線ある。
第２図に、本発明で用いたリセット回路を備えたバリッ
ドビットセル２８を示す。リセット回路３０は、メモリ
セルと直列に接続したもので、先に述べた検索線１８と
リセット線１ｏが共にオン状態になった時に、バリッド
ビットがリセットされるように構成されている。ここで
、３２と３４はビット線である。
ドビットセル２８を示す。リセット回路３０は、メモリ
セルと直列に接続したもので、先に述べた検索線１８と
リセット線１ｏが共にオン状態になった時に、バリッド
ビットがリセットされるように構成されている。ここで
、３２と３４はビット線である。
ここで、従来と異なる点はキャッシュメモリ上に、物理
アドレスを格納する連想メモリと、この連想メモリの検
索線と、−括リセット線に共通接続されるリセット回路
を備えたバリッドビットを持っていることである。この
ような機能を持つことにより、主記憶上で、ページイン
ページアウトが生じた場合に、ページアウトされたペー
ジ内にあるデータの一括消去が可能となる。
アドレスを格納する連想メモリと、この連想メモリの検
索線と、−括リセット線に共通接続されるリセット回路
を備えたバリッドビットを持っていることである。この
ような機能を持つことにより、主記憶上で、ページイン
ページアウトが生じた場合に、ページアウトされたペー
ジ内にあるデータの一括消去が可能となる。
発明の効果
本発明によるキャッシュメモリを用いることにより、主
記憶上で、ページインページアウトが生じた場合に、ペ
ージアウトされたページ内にあるデータの一括消去が行
える。よって、余分なキャッシュメモリのチェック時間
なしに、ページアウトされたページ内にあるデータの選
択的な一括消去が容易に行える。
記憶上で、ページインページアウトが生じた場合に、ペ
ージアウトされたページ内にあるデータの一括消去が行
える。よって、余分なキャッシュメモリのチェック時間
なしに、ページアウトされたページ内にあるデータの選
択的な一括消去が容易に行える。
第１図は本発明の実施例におけるキャッシュメモリの構
成概略図、第２図はキャッシュメモリ内のバリッドビッ
トを示す回路図、第３図は一般のプロセサシステムを示
す構成概略図、第４図は従来のキャッシュメモリの構成
概略図である。 ２・・・・・・物理ページナンバーレジスタ、４・・・
・・・論理アドレスレジスタ、６・・・・・・アドレス
レジスタ、８・・・・・・バリッドビット、１０・・・
・・・リセット線、１２・・・・・・連想メモリ、１４
・・・・・・第１のランダムアクセスメモリ、１６・・
・・・・第２のランダムアクセスメモリ、１８・・・・
・・検索線、２０・・・・・・ワード線、２２・・・・
・・比較回路、２４・・・・・・入出力ラッチ、２６・
・・・・・比較結果線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ＋＋／＋
成概略図、第２図はキャッシュメモリ内のバリッドビッ
トを示す回路図、第３図は一般のプロセサシステムを示
す構成概略図、第４図は従来のキャッシュメモリの構成
概略図である。 ２・・・・・・物理ページナンバーレジスタ、４・・・
・・・論理アドレスレジスタ、６・・・・・・アドレス
レジスタ、８・・・・・・バリッドビット、１０・・・
・・・リセット線、１２・・・・・・連想メモリ、１４
・・・・・・第１のランダムアクセスメモリ、１６・・
・・・・第２のランダムアクセスメモリ、１８・・・・
・・検索線、２０・・・・・・ワード線、２２・・・・
・・比較回路、２４・・・・・・入出力ラッチ、２６・
・・・・・比較結果線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ＋＋／＋
Claims (1)
- 主記憶がページごとに管理されるプロセサシステムにお
いて、プロセサからの論理アドレスを格納する論理アド
レスレジスタと、前記論理アドレスで指定されるデータ
が格納されている主記憶上の物理ページナンバー又は、
主記憶上でページアウトが起こった場合、ページアウト
されるページの物理ページナンバーを格納する物理ペー
ジナンバーレジスタと、前記論理アドレスレジスタの下
位ビットによりアクセスされ、前記論理アドレスレジス
タの残りの上位ビットを格納する複数のワードからなる
第１のランダムアクセスメモリと、前記第１のランダム
アクセスメモリに格納されているアドレスにより指定さ
れるデータを主記憶上からフェッチした場合、これを格
納する第２のランダムアクセスメモリと、前記第１のラ
ンダムアクセスメモリで指定されるデータが格納される
主記憶上での物理ページナンバーを前記物理ページナン
バーレジスタより受け取りこれを格納する連想メモリと
、２種類の制御入力を持ち、一方の入力端子は各ワード
に渡りリセット線に接続され、もう一方は前記連想メモ
リの検索線に接続し両方の制御入力がオン状態になった
場合リセットを行うリセット回路を備えた、ワード上の
データの有効性を示すバリッドビットと、前記バリッド
ビットをチェックし前記論理アドレスレジスタの下位ビ
ットによりアクセスされた第１のランダムアクセスメモ
リからのデータと前記論理アドレスレジスタのデータを
比較する回路を持つことを特徴とするキャッシュメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334427A JPH01175650A (ja) | 1987-12-29 | 1987-12-29 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334427A JPH01175650A (ja) | 1987-12-29 | 1987-12-29 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175650A true JPH01175650A (ja) | 1989-07-12 |
Family
ID=18277254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334427A Pending JPH01175650A (ja) | 1987-12-29 | 1987-12-29 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216745A (ja) * | 1990-01-22 | 1991-09-24 | Toshiba Corp | キャッシュメモリ内蔵マイクロプロセッサ |
-
1987
- 1987-12-29 JP JP62334427A patent/JPH01175650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216745A (ja) * | 1990-01-22 | 1991-09-24 | Toshiba Corp | キャッシュメモリ内蔵マイクロプロセッサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4426682A (en) | Fast cache flush mechanism | |
| EP0560598B1 (en) | Cache memory | |
| EP1934753B1 (en) | Tlb lock indicator | |
| CA1222573A (en) | Address translation buffer | |
| KR100382395B1 (ko) | 컴퓨터메모리에정보를기억하는방법및장치 | |
| US5109496A (en) | Most recently used address translation system with least recently used (LRU) replacement | |
| US5956752A (en) | Method and apparatus for accessing a cache using index prediction | |
| US6381686B1 (en) | Parallel processor comprising multiple sub-banks to which access requests are bypassed from a request queue when corresponding page faults are generated | |
| JPH08101797A (ja) | 変換索引バッファ | |
| US4942521A (en) | Microprocessor with a cache memory in which validity flags for first and second data areas are simultaneously readable | |
| JPH09167495A (ja) | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 | |
| US5241639A (en) | Method for updating data from a cache address location to main memory and maintaining the cache address in registration memory | |
| JP3242161B2 (ja) | データプロセッサ | |
| US4424564A (en) | Data processing system providing dual storage of reference bits | |
| US4249250A (en) | Computer storage arrangements with overwrite warning | |
| JPH01175650A (ja) | キャッシュメモリ | |
| US6216198B1 (en) | Cache memory accessible for continuous data without tag array indexing | |
| US6493792B1 (en) | Mechanism for broadside reads of CAM structures | |
| JP3030037B2 (ja) | 主記憶装置 | |
| JPH0614325B2 (ja) | リプレ−スメント方式 | |
| JPH0690686B2 (ja) | アドレス変換索引機構無効化装置 | |
| JPH05216767A (ja) | エントリ置き換え制御方式 | |
| JPH0784886A (ja) | キャッシュメモリ制御方法およびキャッシュメモリ制御装置 | |
| JPS609296B2 (ja) | バッファメモリ制御方式 | |
| US6604173B1 (en) | System for controlling access to external cache memories of differing size |