JPH03216745A - キャッシュメモリ内蔵マイクロプロセッサ - Google Patents

キャッシュメモリ内蔵マイクロプロセッサ

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JPH03216745A
JPH03216745A JP2010667A JP1066790A JPH03216745A JP H03216745 A JPH03216745 A JP H03216745A JP 2010667 A JP2010667 A JP 2010667A JP 1066790 A JP1066790 A JP 1066790A JP H03216745 A JPH03216745 A JP H03216745A
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cache memory
cache
microprocessor
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加藤　里加子
Hiroyuki Takai
裕之 高井
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、キャッシュメモリ内蔵マイクロプロセゾサに
関するもので、特に詳細には、キャッジュメモリのパー
ジを効率良く実施する構造を有するキャッシュメモリ内
蔵マイクロプロセッサに関する。
（従来の技術） 従来のキャッシュメモリを内蔵したマイクロプロセッサ
においては、キャッシュメモリ（以下「キャソシュ」と
する）に格納されている情報の消去の際、キャッシュ全
体を消却する手段のみ有しでいた。この様なマイクロプ
ロセッサではキャッシュの容量が十分小さい場合には適
している。
しかしながら、最近のマイクロプロセッサでは、キャッ
シュの容量が大容量化しており、キャッシュ全体をパー
ジすることは効率の悪い場合があった。
しかしながら従来のマイクロプロセッサの機能は、キャ
ッシュに対するきめ細かな制御、例えばキャッシュの一
部を消去するといったことができないという問題があっ
た。
従ってその分非効率であった。
（発明が解決しようとする課題） 以上説明したように従来のキャッシュメモリ内蔵マイク
ロプロセッサは、キャッシュメモリの一部を消去すると
いう機能を有していなかった。
そのため大容量のキャッシュメモリ内蔵マイクロプロセ
ッサにおいては、非効率な動作を行なっていた。
そこで本発明は、上記した問題を解決するためになされ
たもので、その目的とするところは、キャッシュメモリ
の一部を選択して消去できる機能を有するキャッシュメ
モリ内蔵マイクロプロセッサを提供することにある。
〔発明の構成〕
（課題を解決するための手段） 本発明のキャッシュメモリ内蔵マイクロプロセッサは、
キャッシュメモリと、前記キャッシュメモリの動作を制
御するための制御情報を格納する制御レジスタと、前記
制御レジスタに前記制御情報を設定する設定手段と、前
記制御情報に従って前記キャッシュメモリへコマンドを
発行する発行手段とを有し、前記制御情報は前記キャッ
シュメモリの内容をページ単位でパージする情報を含ん
でおり、前記発行手段により発行されたコマンドにより
、該キャッシュメモリは少なくともページ単位でパージ
される機能を有していることを特徴としている。
（作用） 本発明のキャッシュメモリ内蔵マイクロプロセノサにお
いては、キャッシュメモリをページ単位で消去するため
の情報を設定する設定手段と、この情報を格納する制御
レジスタと、この情報に従ってキャッシュメモリへ消去
情報を含んだコマンドを発行する発行手段と、を有して
いる。そして、キャッシュメモリはページ単位にアドレ
ス付けされており、該コマンドに従って、ページ単位も
しくは全体が消去される。
（実施例） 以下、本発明のキャッシュメモリ内蔵マイクσプロセッ
サの一実施例を図面を参照して説明する。
第１図は、本実施例のキャッシュメモリ内蔵マイクロプ
ロセッサ（以下「プロセッサ」とする）の概略゜構造図
である。同図において、１および２はキャッシュメモリ
であり、各々命令キャッシュメモリ、データキャッシュ
メモリである。これらのキャッシュメモリはページ単位
でアドレス指定することができる。そして、外部メモリ
等からの命令およびデータは、バス線４を介して命令キ
ャッシュメモリ１、データキャッシュメモリ２へ格納さ
れる。５はキャッシュメモリ１および２のパージ制御情
報を命令キャッシュ制御レジスタおよびデータキャッシ
ュ制御レジスタ８内へ設定する設定手段である。６は、
制御レジスタ７および８内の制御情報に従って、キャッ
シュメモリ１および２ヘコマンドを発行する発行手段で
ある。キャッシュメモリ１および２はこれらのコマンド
に従って、メモリ内容のパージを行なう。
上記構成を有する本実施例のプロセッサの動作を以下に
説明する。
まずバス線４を介して設定手段５へキャッシュメモリ１
および２のパージ制御情報が入力される。
設定千段５は、パージ制御情報を解読し、それが命令キ
ャッシュメモリ１に関するものが、データキャッンユメ
モリ２に関するものかを判断する。
次に判断結果に基づいて命令キャッシュ制御レジスタ７
もしくはデータキャッシュ制御レジスタ８へまたは両方
のレジスタ７および８ヘパージ制御情報を出力する。次
に、命令キャッシュ制御レジスタ７、データキャッシュ
制御レジスタ８は、制御情報を解読し発行手段６に対し
命令コマンドをキャッシュメモリへ発行するよう指示す
る。この指示に従って、発行手段６はキャッシュメモリ
１および２ヘコマンドを発行する。
そして、キャッシュメモリｌおよび２は発行されたコマ
ンドに従って記憶内容のパージ等の処理を行なう。
尚、上記した設定手段５、命令キャッシュ制御レジスタ
７、データキャッシュ制御レジスタ８、発行手段６の動
作はソフトウエアにより制御されている。
第２図は、設定手段５により命令キャッシュ制御レジス
タ７およびデータキャッシュ制御レジスタ８へ格納され
る制御情報の構造図の一例である。
同図において２０１は命令キャッシュ制御レジスタ７そ
し，て２０２は、データキャッシュ制御レジスタへ格納
される制御情報の構造図である。同図において、ビット
０〜ビット１９部（２０ビットのフィールド部）である
２０３および２０４は物理ページ番号が格納されるエリ
アである。
ビット２７部は、キャッシュダンブエリア（ＣＤ）であ
り、この値が１であるとキャッシュのダンブが実行され
る。ビット２８部は、キャッシュイネーブルエリア（Ｃ
　Ｅ）でありパージの実行の選択を指定する。
ビット２９部は、スヌープイネーブル部（Ｓ　Ｅ）であ
りスヌーブ動作の実行を選択する。
ビット３０部は、キャッシュクリア部（Ｃ　Ｃ）であり
、キャッシュメモリ全体をパージするか否かを選択する
。
ビット３１部は、エントリパージ部（Ｅ　Ｐ）であり、
キャッシュメモリ内のエントリをパージするか否かを選
択する。
上記した構造を有する制御情報を用いて、キャッシュメ
モリ１および２のパージが指示される。
第３図は、第２図に示した制御情報の値に対応して発行
手段６からキャッシュメモリ１および２へ発行されるコ
マンドとの対応図である。同図において、＊は値が１又
はＯのいずれでもよい場合である。
以上説明した制御情報およびコマンドを用いてキャッシ
ュメモリのパージが実行される。
尚、本実施例において、キャッシュメモリは命令キャッ
シュメモリおよびデータキャッシュメモリから構成され
る場合を示したが、本発明はこれには限定されず、例え
ば、キャッシュメモリが１つの場合でもよい。
また、本実施例においては制御情報が３２ビットフィー
ルドの場合を示したが、プロセッサの規摸に応じてフィ
ールド長が変化しても同様の効果を有する。
さらにまた、本発明はキャッシュメモリの容量が４Ｋバ
イト以上である場合、特に効果が大きい。
〔発明の効果〕
以上説明したように、本発明のキャッシュメモリ内蔵″
マイクロプロセッサは、ページ単位でキャッシュメモリ
の内容をパージ可能な構造を有している。このため、容
量の大きいキャッシュメモリを有するマイクロプロセッ
サの場合、効率良くキャッシュメモリのパージを実行す
ることができるので、処理時間が短縮され動作効率が高
くなる。
特に、最近キャッシュメモリの大容量化の傾向を持つ汎
用マイクロプロセッサ等に用いれば効果が大きい。
【図面の簡単な説明】
第１図は、本発明の一実施例であるキャッシュメモリ内
蔵マイクロプロセッサの構成図、第２図は、制御レジス
タの構造図、 第３図は、コマンドと制御情報との対応図である。 １・・・命令キャッシュメモリ ２・・・データキャッシュメモリ ４・・・バス線 ５・・・設定手段 ６・・・発行手段 ７・・・命令キャッシュ制御レジスタ

Claims (4)

    【特許請求の範囲】
  1. （１）キャッシュメモリと、 前記キャッシュメモリの動作を制御するため制御情報を
    格納する制御レジスタと、 前記制御レジスタに前記制御情報を設定する設定手段と
    、 前記制御情報に従って前記キャッシュメモリへコマンド
    を発行する発行手段とを有し、 前記制御情報は前記キャッシュメモリの内容をページ単
    位でパージする情報を含んでおり、前記発行手段により
    発行されたコマンドにより該キャッシュメモリは少なく
    ともページ単位でパージされる機能を有していること を特徴とするキャッシュメモリ内蔵マイクロプロセッサ
    。
  2. （２）前記キャッシュメモリは、命令キャッシュメモリ
    およびデータキャッシュメモリから構成されていること を特徴とする請求項１記載のキャッシュメモリ内蔵マイ
    クロプロセッサ。
  3. （３）前記キャッシュメモリは命令キャッシュメモリお
    よびデータキャッシュメモリから構成されており、前記
    制御レジスタは、該命令キャッシュメモリの動作を制御
    するための制御情報を格納する命令キャッシュ制御レジ
    スタおよび該データキャッシュメモリの動作を制御する
    ための制御情報を格納するデータキャッシュ制御レジス
    タとから構成されていること を特徴とする請求項１記載のキャッシュメモリ内蔵マイ
    クロプロセッサ。
  4. （４）前記命令キャッシュメモリおよびデータキャッシ
    ュメモリの容量は各々４Ｋバイト以上であること を特徴とする請求項２記載のキャッシュメモリ内蔵マイ
    クロプロセッサ。
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