JPH01178471A - 光プリンタの発光素子駆動回路 - Google Patents
光プリンタの発光素子駆動回路Info
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- JPH01178471A JPH01178471A JP63002667A JP266788A JPH01178471A JP H01178471 A JPH01178471 A JP H01178471A JP 63002667 A JP63002667 A JP 63002667A JP 266788 A JP266788 A JP 266788A JP H01178471 A JPH01178471 A JP H01178471A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、ＬＥＤ （発光ダイオード）等の発光素子
を用いた光プリンタの発光素子駆動回路に関する。
を用いた光プリンタの発光素子駆動回路に関する。
（ロ）従来の技術
従来、ＬＥＤヘッドを用いた光プリンタの駆動回路とし
て、第５図に示す回路が知られている。
て、第５図に示す回路が知られている。
同図において、印字発光部として、例えば６４個のＬＥ
ＤＬ、 、・・・、Ｌ６４が列状に配置されてなるＬＥ
Ｄブロックが、さらに直列にｎ個配列されている。各Ｌ
ＥＤブロックＢＩ、・・０、ＢアのＬＥＤは、ブロック
毎にカソードが共通接続され、ブロック信号Ｖ１、Ｖ、
、、・・・、Ｖｋｌｌで時分割的にブロック選択される
、ようになっている。また、入力データに応じた、各Ｌ
ＥＤブロックのＬＥＤ点灯駆動は、１個の駆動ＩＣＩで
行われる。そのため、ＬＥＤブロックＢ１、・・・、Ｂ
７の各ＬＥＤＬい・・・、Ｌｈ４のアノードは、他やブ
ロックの対応するＬＥＤのアノードと共通接続されてい
る。もっとも、ＬＥＤブロックＢｌ、・・０、Ｂ７が１
置され、各カソード間が接続されるパターンが形成され
る基板において、多層配線を避け、容易にパターンの引
廻しを行うため、アノードの接続は、互いに隣接するブ
ロック間で、正逆正逆・・・と交互に対応するようにな
っている。例えば、ブロックＢ＋のＬＥＤＬ、のアノー
ドは、ブロックＢ２のＬＥＤＬ＆４、ブロックＢ、のＬ
ＥＤＬ＋、・・・のアノードに接続され、ブロックＢ１
のＬＥＤＬ ６４のアノードは、ブロックＢ２のＬＥＤ
Ｌ、のアノード、ブロックＢ、のＬ Ｅ Ｄ ａ ４の
アノード、・・・にそれぞれ接続されている。
ＤＬ、 、・・・、Ｌ６４が列状に配置されてなるＬＥ
Ｄブロックが、さらに直列にｎ個配列されている。各Ｌ
ＥＤブロックＢＩ、・・０、ＢアのＬＥＤは、ブロック
毎にカソードが共通接続され、ブロック信号Ｖ１、Ｖ、
、、・・・、Ｖｋｌｌで時分割的にブロック選択される
、ようになっている。また、入力データに応じた、各Ｌ
ＥＤブロックのＬＥＤ点灯駆動は、１個の駆動ＩＣＩで
行われる。そのため、ＬＥＤブロックＢ１、・・・、Ｂ
７の各ＬＥＤＬい・・・、Ｌｈ４のアノードは、他やブ
ロックの対応するＬＥＤのアノードと共通接続されてい
る。もっとも、ＬＥＤブロックＢｌ、・・０、Ｂ７が１
置され、各カソード間が接続されるパターンが形成され
る基板において、多層配線を避け、容易にパターンの引
廻しを行うため、アノードの接続は、互いに隣接するブ
ロック間で、正逆正逆・・・と交互に対応するようにな
っている。例えば、ブロックＢ＋のＬＥＤＬ、のアノー
ドは、ブロックＢ２のＬＥＤＬ＆４、ブロックＢ、のＬ
ＥＤＬ＋、・・・のアノードに接続され、ブロックＢ１
のＬＥＤＬ ６４のアノードは、ブロックＢ２のＬＥＤ
Ｌ、のアノード、ブロックＢ、のＬ Ｅ Ｄ ａ ４の
アノード、・・・にそれぞれ接続されている。
駆動ＩＣＩは、１ブロツクのＬＥＤの個数に対応する６
４ビツトのシフトレジスタ２、ラッチ回路３及びドライ
ブ回路４を備えている。
４ビツトのシフトレジスタ２、ラッチ回路３及びドライ
ブ回路４を備えている。
この−動ｉ路では、第６図（八）に示すクロック信号Ｃ
ＬＫがシフトレジスタ２に加えられる度に、シリアルデ
ータＤｒがシフト入力され、６４個のビットデータが入
力されると、これらのビットデータがラッチ信号ＬＡで
、パラレル的にラッチ回路３にラッチされ、さらにスト
ローブ信号ＳＴＲがドライブ回路４に入力されると、ラ
ッチ回路３のラッチデータが、ＬＥＤＬ、 、・・・、
Ｌ、４に出力される。そして、第６図（Ｂ）に示すよう
にストローブ信号“Ｌ” （ロー）の（ローアクティブ
の）タイミングで、ブロック信号Ｖ、が“Ｌ″となるブ
ロックのデータに対応したＬＥＤが点灯−する。
ＬＫがシフトレジスタ２に加えられる度に、シリアルデ
ータＤｒがシフト入力され、６４個のビットデータが入
力されると、これらのビットデータがラッチ信号ＬＡで
、パラレル的にラッチ回路３にラッチされ、さらにスト
ローブ信号ＳＴＲがドライブ回路４に入力されると、ラ
ッチ回路３のラッチデータが、ＬＥＤＬ、 、・・・、
Ｌ、４に出力される。そして、第６図（Ｂ）に示すよう
にストローブ信号“Ｌ” （ロー）の（ローアクティブ
の）タイミングで、ブロック信号Ｖ、が“Ｌ″となるブ
ロックのデータに対応したＬＥＤが点灯−する。
（ハ）発明が解決しようとする問題点
上記従来の発光素子駆動回路では、ＬＥＤブロックの各
アノード間の接続が、互いに隣接するブロック間で、逆
接続となっているため、駆動ＩＣ１から、ＬＥＤに入力
するデータは、ブロックの時間順次の選択に同期して、
配列を正逆交互にする必要がある。しかし、駆動ＩＣＩ
は、単に１ブロツク分のデータを、シフトレジスタ２に
取込み、これをラッチ回路３にラッチし、ストローブ信
号ＳＴＲにより、ドライブ回路４を経て、パラレル出力
するものであるから、シフトレジスタ２以前の制御回路
で、印字データを６４ビット毎社、つまり１ブロツク分
毎に、正方向出力、逆方向出力と交互に繰返す制御をな
さねばならず、゛そのため、回路が複雑になり、１チツ
プの駆動ｒＣ採用ＬＥＤヘッドの、各ＬＥＤのアノード
間を同−位ｙ１．龜対応して接続しようとすれば、基板
における多層配線をよぎなくされ、隣接リードノ々ター
ンのショートのおそれやＬＥＤヘッドのコストアップを
免れ得ないという問題があった。
アノード間の接続が、互いに隣接するブロック間で、逆
接続となっているため、駆動ＩＣ１から、ＬＥＤに入力
するデータは、ブロックの時間順次の選択に同期して、
配列を正逆交互にする必要がある。しかし、駆動ＩＣＩ
は、単に１ブロツク分のデータを、シフトレジスタ２に
取込み、これをラッチ回路３にラッチし、ストローブ信
号ＳＴＲにより、ドライブ回路４を経て、パラレル出力
するものであるから、シフトレジスタ２以前の制御回路
で、印字データを６４ビット毎社、つまり１ブロツク分
毎に、正方向出力、逆方向出力と交互に繰返す制御をな
さねばならず、゛そのため、回路が複雑になり、１チツ
プの駆動ｒＣ採用ＬＥＤヘッドの、各ＬＥＤのアノード
間を同−位ｙ１．龜対応して接続しようとすれば、基板
における多層配線をよぎなくされ、隣接リードノ々ター
ンのショートのおそれやＬＥＤヘッドのコストアップを
免れ得ないという問題があった。
この発明は、上記問題点に着目してなされたも゛のであ
って、ＬＥＤヘッ、ドの接続線の多層化を採用せずして
、しかも、プリンタの制御部側の負担を軽減し得る発光
素子駆動回路を提供することを目的としている。
って、ＬＥＤヘッ、ドの接続線の多層化を採用せずして
、しかも、プリンタの制御部側の負担を軽減し得る発光
素子駆動回路を提供することを目的としている。
（ニ）問題点を解決するための手段
この発明の光プリンタの発光素子駆動回路は、Ｎ個の発
光素子が列設される発光素子ブロックが、複数個直列に
配置され、各発光素子の一方の電極が、相隣接する発光
素子ブロック毎に、発光素手順が逆対応接続されるヘッ
ドと、・前記発光素子ブロックを時分割的に選択するブ
ロック選択回路と、このブロック選択回路のブロック選
択に同期して、前記各発光素子の入力データに応じた信
号を供給する発光素子選択回路とからなるものにおいて
、前記発光素子選択回路が、それぞれに、Ｎビットの一
記憶セルからなるシフトレジスタと、このＮビットのパ
ラレル出力をラッチするラッチ回路と、Ｎビットのドラ
イブセルからなる出力回路を備える２個のＩＣ回路から
構成されている。そして、第１のＩＣ回路の出力回路の
ドライブセルが奇数ブロックのいずれか１つのＮ個の発
光素子の前記一方の電極に対応して接続されるとともに
、奇数ブロックのデータを第１のシフトレジスタに入力
し、第２の［Ｃ回路の出力回路のドライブセルが偶数ブ
ロックのいずれか１つのＮ個の発光素子の前記一方の電
極に対応して接続されるとともに、偶数ブロックのデー
タを第２のシフトレジスタに入力するようにしている。
光素子が列設される発光素子ブロックが、複数個直列に
配置され、各発光素子の一方の電極が、相隣接する発光
素子ブロック毎に、発光素手順が逆対応接続されるヘッ
ドと、・前記発光素子ブロックを時分割的に選択するブ
ロック選択回路と、このブロック選択回路のブロック選
択に同期して、前記各発光素子の入力データに応じた信
号を供給する発光素子選択回路とからなるものにおいて
、前記発光素子選択回路が、それぞれに、Ｎビットの一
記憶セルからなるシフトレジスタと、このＮビットのパ
ラレル出力をラッチするラッチ回路と、Ｎビットのドラ
イブセルからなる出力回路を備える２個のＩＣ回路から
構成されている。そして、第１のＩＣ回路の出力回路の
ドライブセルが奇数ブロックのいずれか１つのＮ個の発
光素子の前記一方の電極に対応して接続されるとともに
、奇数ブロックのデータを第１のシフトレジスタに入力
し、第２の［Ｃ回路の出力回路のドライブセルが偶数ブ
ロックのいずれか１つのＮ個の発光素子の前記一方の電
極に対応して接続されるとともに、偶数ブロックのデー
タを第２のシフトレジスタに入力するようにしている。
（ホ）作用
この発明の発光素子駆動回路では、先ず初めに、第１の
ＩＣ回路のシフトレジスタに、第１ブロツクのデータが
入力され、第２のＩＣ回路のシフトレジスタに第２のブ
ロックのデータが入力され、これら第１、第２のＩＣ回
路のシフトレジスタのデータが、それぞれのラッチ回路
にラッチされる。
ＩＣ回路のシフトレジスタに、第１ブロツクのデータが
入力され、第２のＩＣ回路のシフトレジスタに第２のブ
ロックのデータが入力され、これら第１、第２のＩＣ回
路のシフトレジスタのデータが、それぞれのラッチ回路
にラッチされる。
そして、第１のタイミングで、つまり第１の発光素子ブ
ロックが選択されるタイミングに第１のＩＣ回路の出力
回路にのみ、ストローブ信号が入力され、第１のＩＣ回
路のラッチ回路のラッチデータにより、出力回路をドラ
イブし、第１の発光素子ブロックにつき、データに対応
する発光素子を点灯する。
ロックが選択されるタイミングに第１のＩＣ回路の出力
回路にのみ、ストローブ信号が入力され、第１のＩＣ回
路のラッチ回路のラッチデータにより、出力回路をドラ
イブし、第１の発光素子ブロックにつき、データに対応
する発光素子を点灯する。
次に、第２の発光素子ブロックが選択されるタイミング
に、第２のＩＣ回路の出力回路にのみ、ストローブ信号
が入力され、第２のＩＣ回路のラッチ回路のラッチデー
タにより、出力回路をドライブし、第２の発光素子ブロ
ックにつき、データに対応する発光素子を点灯する。以
下、第３番目のブロックデータ、第４番目のブロックデ
ータと、・・・各データが入力されると、奇数ブロック
のデータは、第１のＩＣ回路のシフトレジスタに、偶数
ブロックのデータは、第２のＩＣ回路のシフトレジスタ
に記憶され、対応する奇数あるいは偶数ブロックが選択
されると、そのタイミングに、その奇偶数に応じた第１
のＩＣ回路あるいは第２のＩＣ回路が付勢される。
に、第２のＩＣ回路の出力回路にのみ、ストローブ信号
が入力され、第２のＩＣ回路のラッチ回路のラッチデー
タにより、出力回路をドライブし、第２の発光素子ブロ
ックにつき、データに対応する発光素子を点灯する。以
下、第３番目のブロックデータ、第４番目のブロックデ
ータと、・・・各データが入力されると、奇数ブロック
のデータは、第１のＩＣ回路のシフトレジスタに、偶数
ブロックのデータは、第２のＩＣ回路のシフトレジスタ
に記憶され、対応する奇数あるいは偶数ブロックが選択
されると、そのタイミングに、その奇偶数に応じた第１
のＩＣ回路あるいは第２のＩＣ回路が付勢される。
（へ）実施例
以下実施例により、この発明をさらに詳細に説明する。
第１図は、この発明の一実施例を示すＬＥＤ駆動回路の
回路接続図である。このＬＥＤ駆動回路の印字発光部も
、第５図に示す回路と同様、６４個のＬＥＤＬＩ 、・
・・、ＬＥＤＬ６４が列状に配置されてなるＬ Ｆ、
Ｄブロックが、ｎ個直列に設けられている。各ＬＥＤブ
ロックＢ Ｉ 、”’ 、Ｂｎは、各ブロックで、ＬＥ
ＤＬＩ 、Ｌ２ 、・・・、Ｌ＆４のカソードが共通接
続され（第３図参照）、各ブロックの共通接続点ＣＭ、
、・・・、ＣＭ、が、それぞれトランジスタＱ１、・
・・、Ｑｌを介して、グランドＧＮＤに接続されるよう
になっている。トランジスタＱ１、・・・、Ｑｌｌのス
イッチングは、ブロックｊパ択信号発生回路１１からの
ブロック信号■１、Ｖ ｙ ２、・・・、■いによって
なされる。また、各ＬＥＤブロックＢ、 １．、、 、
Ｂ、の各ＬＥＤは互いに隣接するブロック間で正逆正逆
・・・と交互に対応するように接続されている。例えば
、Ｌ Ｅ ＤブロンクＢ、のＬ Ｅ Ｄ Ｌ 、のアノ
ードは、Ｌ Ｐ、 ＤブロックＢ２のＬＥＤＬ、４のア
ノードに、ＬＥＤブロックＢ、のＬＥＤＬ、、のアノー
ドは、ＬＥＤブロックＢ２のＬＥＤＬ、のアノードに接
続されている。これらの回路構成は、従来と特に変わる
ものではない。
回路接続図である。このＬＥＤ駆動回路の印字発光部も
、第５図に示す回路と同様、６４個のＬＥＤＬＩ 、・
・・、ＬＥＤＬ６４が列状に配置されてなるＬ Ｆ、
Ｄブロックが、ｎ個直列に設けられている。各ＬＥＤブ
ロックＢ Ｉ 、”’ 、Ｂｎは、各ブロックで、ＬＥ
ＤＬＩ 、Ｌ２ 、・・・、Ｌ＆４のカソードが共通接
続され（第３図参照）、各ブロックの共通接続点ＣＭ、
、・・・、ＣＭ、が、それぞれトランジスタＱ１、・
・・、Ｑｌを介して、グランドＧＮＤに接続されるよう
になっている。トランジスタＱ１、・・・、Ｑｌｌのス
イッチングは、ブロックｊパ択信号発生回路１１からの
ブロック信号■１、Ｖ ｙ ２、・・・、■いによって
なされる。また、各ＬＥＤブロックＢ、 １．、、 、
Ｂ、の各ＬＥＤは互いに隣接するブロック間で正逆正逆
・・・と交互に対応するように接続されている。例えば
、Ｌ Ｅ ＤブロンクＢ、のＬ Ｅ Ｄ Ｌ 、のアノ
ードは、Ｌ Ｐ、 ＤブロックＢ２のＬＥＤＬ、４のア
ノードに、ＬＥＤブロックＢ、のＬＥＤＬ、、のアノー
ドは、ＬＥＤブロックＢ２のＬＥＤＬ、のアノードに接
続されている。これらの回路構成は、従来と特に変わる
ものではない。
ＬＥＤブロックＢ、の、各ＬＥＤＬ、 、Ｌ２、・・・
、Ｌ６４のアノードは、１チップの馬Ｖ千ＪＩＩＣ２１
の、６４ビツトの出力端子ＯＩ、・・・、０，４に、そ
れぞれ対応して接続されている。また、ＬＥＤブロック
Ｂ２の各ＬＥＤＬ、 １．、・、Ｌ、４のアノードも同
様に駆動ＩＣ２２（７）出力端子０１１１０００．０６
４に接続されている。これらＬＥＤブロックＢ１、Ｂ２
と駆動ＩＣ２１，２２との接続は、ワイヤボンディング
によりなされている。
、Ｌ６４のアノードは、１チップの馬Ｖ千ＪＩＩＣ２１
の、６４ビツトの出力端子ＯＩ、・・・、０，４に、そ
れぞれ対応して接続されている。また、ＬＥＤブロック
Ｂ２の各ＬＥＤＬ、 １．、・、Ｌ、４のアノードも同
様に駆動ＩＣ２２（７）出力端子０１１１０００．０６
４に接続されている。これらＬＥＤブロックＢ１、Ｂ２
と駆動ＩＣ２１，２２との接続は、ワイヤボンディング
によりなされている。
駆動ＩＣ２１，２２は、第２図に示すように、ピント記
憶セルとしての、フリップフロップＦ１１９．・、Ｆ６
４が縦続接続されてなるシフトレジスタ２３（２３−、
，２３−２） 、このシフトレジスタ２３の各フリップ
フロップＦ１、・・・、Ｆ６４の出力を、ラッチ信号Ｌ
Ａでランチするラッチ回路２４（２１，，２４−２）、
このラッチ回路２４の出力を入力に受け、ストローブ信
号ＳＴＲで、ラッチデータに応じドライブセルとしての
トランジスタがオンする出力回路２５（２５−、，２５
−、）から構成されている。なお、上記カッコ内の２３
−１．２４−１．２５−、は駆動ｒｃ２１側ノ回路構成
に対応し、２３−２．２４１．２５−２は駆動ＩＣ２２
側の回路構成に対応する。
憶セルとしての、フリップフロップＦ１１９．・、Ｆ６
４が縦続接続されてなるシフトレジスタ２３（２３−、
，２３−２） 、このシフトレジスタ２３の各フリップ
フロップＦ１、・・・、Ｆ６４の出力を、ラッチ信号Ｌ
Ａでランチするラッチ回路２４（２１，，２４−２）、
このラッチ回路２４の出力を入力に受け、ストローブ信
号ＳＴＲで、ラッチデータに応じドライブセルとしての
トランジスタがオンする出力回路２５（２５−、，２５
−、）から構成されている。なお、上記カッコ内の２３
−１．２４−１．２５−、は駆動ｒｃ２１側ノ回路構成
に対応し、２３−２．２４１．２５−２は駆動ＩＣ２２
側の回路構成に対応する。
上記したように、駆動ＩＣ２１の出力０１、・・・、０
．４が、ＬＥＤブロックＢ＋のＬＥＤＬ、 、・・０、
Ｌ、４のアノードに、ワイヤボンディングで接続され、
駆動ＩＣ２１の出力０１、・・・、０，４の出力が、Ｌ
ＥＤブロックＢ２のＬＥＤＬ、、・・・、Ｌｉ２のアノ
ードにワイヤボンディングで接続されている。そして、
駆動ＩＣ２２のデータ出力端子り。ｕＬと、駆動ＩＣ２
１のデータ入力端子ＤＩＮが接続され、駆動ＴＣ２２の
データ入力端子Ｄ４に、２ブロック分毎のデータが入力
されるようになっている。
．４が、ＬＥＤブロックＢ＋のＬＥＤＬ、 、・・０、
Ｌ、４のアノードに、ワイヤボンディングで接続され、
駆動ＩＣ２１の出力０１、・・・、０，４の出力が、Ｌ
ＥＤブロックＢ２のＬＥＤＬ、、・・・、Ｌｉ２のアノ
ードにワイヤボンディングで接続されている。そして、
駆動ＩＣ２２のデータ出力端子り。ｕＬと、駆動ＩＣ２
１のデータ入力端子ＤＩＮが接続され、駆動ＴＣ２２の
データ入力端子Ｄ４に、２ブロック分毎のデータが入力
されるようになっている。
次に、実施例回路の動作について説明する。
先ず、駆動ＩＣ２１，２２のシフトレジスタ２３、．２
３−、の各フリップフロップＦ１、・・・、Ｆ＆４には
、第４図（Ａ）に示すクロック信号ＣＬ Ｋが入力され
、このクロック信号の立上がりで、第１と第２のブロッ
ク分のＤＡＴＡが読込まれる。これら２ブロック分のデ
ータの記憶完了後に、再駆動ＩＣ２１，２２のラッチ回
路２４−１．２４−２にラッチ信号り、が加えられ、シ
フトレジスタ２３のデータがそれぞれラッチ回路２４−
１．２４−２にラッチされる。次に、駆動１ｃ２１の出
力回路２５−３に、ストローブ信号ＳＴＲ，が入力され
る。これにより、ラッチ回路２４−３のラッチデータ、
つまり第１番目のブロックデータに応じて、出方回路２
５−１のトランジスタがＯＮする。一方、第１ブロツク
を選択する信号ＶＫ、がトランジスタＱ。
３−、の各フリップフロップＦ１、・・・、Ｆ＆４には
、第４図（Ａ）に示すクロック信号ＣＬ Ｋが入力され
、このクロック信号の立上がりで、第１と第２のブロッ
ク分のＤＡＴＡが読込まれる。これら２ブロック分のデ
ータの記憶完了後に、再駆動ＩＣ２１，２２のラッチ回
路２４−１．２４−２にラッチ信号り、が加えられ、シ
フトレジスタ２３のデータがそれぞれラッチ回路２４−
１．２４−２にラッチされる。次に、駆動１ｃ２１の出
力回路２５−３に、ストローブ信号ＳＴＲ，が入力され
る。これにより、ラッチ回路２４−３のラッチデータ、
つまり第１番目のブロックデータに応じて、出方回路２
５−１のトランジスタがＯＮする。一方、第１ブロツク
を選択する信号ＶＫ、がトランジスタＱ。
に加えられ、これをＯＮＬ、ＬＥＤブロックＢ１のカソ
ードの共通電極ＣＭ 、をグランドＧＮＤに接続してい
るので、ＬＥＤブロックＢ、の、上記第１番目の出力デ
ータに対応するＬＥＤが点灯する。
ードの共通電極ＣＭ 、をグランドＧＮＤに接続してい
るので、ＬＥＤブロックＢ、の、上記第１番目の出力デ
ータに対応するＬＥＤが点灯する。
ストローブ信号ＳＴＲ，がローに落ちた後、続イテＷＪ
９ｈ Ｔ Ｃ２２の出力回路２５−９に、ストローブ信
号ＳＴＲ，が入力される。これにより、駆動ＩＣ２２の
ラッチ回路２４−ｔのラッチデータ、つまり第２番目の
ブロックデータに応じて出力回路２５１のトランジスタ
がＯＮする。一方、この時点で、第２ブロツクを選択す
る信号ＶＫｔがトランジスタＱ２に加えられ、これをＯ
ＮＬ、■、ＥＤブロックＢ２のカソードの共通型ｔＭｃ
Ｍ、をグランドＧＮＤに接続しているので、ＬＥＤブロ
ックＢ２の上記第２番目の出力データに対応するＬＥＤ
が点灯する。
９ｈ Ｔ Ｃ２２の出力回路２５−９に、ストローブ信
号ＳＴＲ，が入力される。これにより、駆動ＩＣ２２の
ラッチ回路２４−ｔのラッチデータ、つまり第２番目の
ブロックデータに応じて出力回路２５１のトランジスタ
がＯＮする。一方、この時点で、第２ブロツクを選択す
る信号ＶＫｔがトランジスタＱ２に加えられ、これをＯ
ＮＬ、■、ＥＤブロックＢ２のカソードの共通型ｔＭｃ
Ｍ、をグランドＧＮＤに接続しているので、ＬＥＤブロ
ックＢ２の上記第２番目の出力データに対応するＬＥＤ
が点灯する。
なお、第１のＬＥＤブロックＢ３、第２のＬＥＤブロッ
クＢ２の【、ＥＤが点灯されるタイミングに、第３ブロ
ツクＢ２及び第４ブロツクＢ４用の２ブロック分のデー
タが駆動ＩＣ２１，２２のシフトレジスタ２３−、．２
３−ｚに入力される。そして、第４図（Ｂ）に、第４図
（Ａ）のタイムチャートとの時間軸を圧縮したタイムチ
ャートを示すように、続いて、ラッチ信号■４．が駆動
ｆｃ２１．２２のラッチ回路２４−１．２４−２に加え
られて、第３ブロンク及び第４ブロック分のデータがラ
ッチ回路２４−＋−２４−２にラッチされ、今度は、選
択信号ＶＫ、が加えられるタイミングにストローブ１３
号ＳＴＲ，が駆動ＩＣ２１の、出力回路２５−１に入力
され、また、選択信号Ｖ Ｋ ａが加えられるタイミン
グにストローブ信号５ＴＲ２が駆動ＩＣ２２の出力回路
２５−２に入力される。そして、第１ブロツク及び第２
ブロツクのデータを点灯したのと同様に、第３ブロツク
及び第４ブロツクの点灯動作がなされる。以後、同様に
して、２ブロック分ずつのデータが入力され、２プロ・
・ツク毎の点灯動作が繰、り返される。
クＢ２の【、ＥＤが点灯されるタイミングに、第３ブロ
ツクＢ２及び第４ブロツクＢ４用の２ブロック分のデー
タが駆動ＩＣ２１，２２のシフトレジスタ２３−、．２
３−ｚに入力される。そして、第４図（Ｂ）に、第４図
（Ａ）のタイムチャートとの時間軸を圧縮したタイムチ
ャートを示すように、続いて、ラッチ信号■４．が駆動
ｆｃ２１．２２のラッチ回路２４−１．２４−２に加え
られて、第３ブロンク及び第４ブロック分のデータがラ
ッチ回路２４−＋−２４−２にラッチされ、今度は、選
択信号ＶＫ、が加えられるタイミングにストローブ１３
号ＳＴＲ，が駆動ＩＣ２１の、出力回路２５−１に入力
され、また、選択信号Ｖ Ｋ ａが加えられるタイミン
グにストローブ信号５ＴＲ２が駆動ＩＣ２２の出力回路
２５−２に入力される。そして、第１ブロツク及び第２
ブロツクのデータを点灯したのと同様に、第３ブロツク
及び第４ブロツクの点灯動作がなされる。以後、同様に
して、２ブロック分ずつのデータが入力され、２プロ・
・ツク毎の点灯動作が繰、り返される。
なお、上記実施例において、２個の駆動ＩＣ２１，２２
に、２ブロック分のデータを１度に入力し、それぞれの
シフトレジスタに格納しているが、これに代えて、１ブ
ロック分の個別データを奇数ブロックは、駆動ＩＣ２１
のシフトレジスタ２２月に、偶数ブロックは駆動ＩＣ２
２のシフトレジスタ２２．に、それぞれ個別に入力して
もよい。
に、２ブロック分のデータを１度に入力し、それぞれの
シフトレジスタに格納しているが、これに代えて、１ブ
ロック分の個別データを奇数ブロックは、駆動ＩＣ２１
のシフトレジスタ２２月に、偶数ブロックは駆動ＩＣ２
２のシフトレジスタ２２．に、それぞれ個別に入力して
もよい。
また、上記実施例は、ストローブ信号がハイのとき点灯
させるが、もちろんローアクティブでも本発明を適用で
きる。
させるが、もちろんローアクティブでも本発明を適用で
きる。
（ト）発明の効果
この発明によれば、発光素子選択回路として、シフトレ
ジスタ、ラッチ回路及び出力回路からなる一般的な駆動
ＩＣを２個設け、一方を奇数ブロンク用、他方を偶数ブ
ロック用として使用するものであるから、何ら特別の（
Ｃを使用する必要がないので、駆動回路の構成が簡単で
あり、しかも多層配線のＬ Ｐ、 Ｄヘッドを用いるこ
となく、それでいて、プリンタ制’＋：ＩＩ１部からの
データは、正逆を気にすることなく、ビット１１１ｉ次
に入力できろ。そのため、プリン々制御部の設計が容易
になり、制ｔｆｆ１１部設計者のＱ担が軽減される。
ジスタ、ラッチ回路及び出力回路からなる一般的な駆動
ＩＣを２個設け、一方を奇数ブロンク用、他方を偶数ブ
ロック用として使用するものであるから、何ら特別の（
Ｃを使用する必要がないので、駆動回路の構成が簡単で
あり、しかも多層配線のＬ Ｐ、 Ｄヘッドを用いるこ
となく、それでいて、プリンタ制’＋：ＩＩ１部からの
データは、正逆を気にすることなく、ビット１１１ｉ次
に入力できろ。そのため、プリン々制御部の設計が容易
になり、制ｔｆｆ１１部設計者のＱ担が軽減される。
第１図は、この発明の一実施例ＬｃＤ％ｌＫ動回路の全
体構成を示すブロック図、第２図は、同実施例しＥＤ駆
Φ九回路の駆動ＩＣの構成を示すブロック図、第３図は
、同ｒ−Ｅ Ｄ ＦＪＫ動回路のＬＦ、Ｄブロックの一
部接続状態を示す回路図、第４図（Ａ）、第４図ＣＢ）
は、同実施例ＬＥＤ−ｖ十り回路のΦガ作を説明するた
めのタイムチャート、第５図は、従来の１． Ｆ Ｄ駆
・助回路の構成を示すブロック図、第６図（Δ）、第６
図（Ｂ）は、同従来のＬ Ｅ Ｄ駆動回路の動作を説明
するタイムチャートである。 Ｂ１ ・・・・・Ｂ、、：ＬＥＤブロック、■、１ ・
・・・・Ｌ、、：ＬＥＤ、 ２１・２２：駆動ＩＣ１２３：シフトレジスタ、２４：
ラッチ回路、２５：出力回路。 特許出願人 ローム株式会社 代理人 弁理士 中 村 茂 信
体構成を示すブロック図、第２図は、同実施例しＥＤ駆
Φ九回路の駆動ＩＣの構成を示すブロック図、第３図は
、同ｒ−Ｅ Ｄ ＦＪＫ動回路のＬＦ、Ｄブロックの一
部接続状態を示す回路図、第４図（Ａ）、第４図ＣＢ）
は、同実施例ＬＥＤ−ｖ十り回路のΦガ作を説明するた
めのタイムチャート、第５図は、従来の１． Ｆ Ｄ駆
・助回路の構成を示すブロック図、第６図（Δ）、第６
図（Ｂ）は、同従来のＬ Ｅ Ｄ駆動回路の動作を説明
するタイムチャートである。 Ｂ１ ・・・・・Ｂ、、：ＬＥＤブロック、■、１ ・
・・・・Ｌ、、：ＬＥＤ、 ２１・２２：駆動ＩＣ１２３：シフトレジスタ、２４：
ラッチ回路、２５：出力回路。 特許出願人 ローム株式会社 代理人 弁理士 中 村 茂 信
Claims (1)
- （１）Ｎ個の発光素子が列設される発光素子ブロックが
、複数個直列に配置され、各発光素子の一方の電極が、
相隣接する発光素子ブロック毎に、発光素子順が逆対応
接続されるヘッドと、前記発光素子ブロックを時分割的
に選択するブロック選択回路と、このブロック選択回路
のブロック選択に同期して、前記各発光素子の入力デー
タに応じた信号を供給する発光素子選択回路とからなる
光プリンタの発光素子駆動回路において、 前記発光素子選択回路が、それぞれに、Ｎビットのシフ
トレジスタと、このシフトレジスタのＮビットのパラレ
ル出力をラッチするラッチ回路と、Ｎビットのドライブ
セルからなる出力回路を備える２個のＩＣ回路からなり
、第１のＩＣ回路の出力回路のドライブセルが奇数ブロ
ックのいずれか１つのＮ個の発光素子の前記一方の電極
に対応して接続されるとともに、奇数ブロックのデータ
を第１のシフトレジスタに入力し、第２のＩＣ回路の出
力回路のドライブセルが偶数ブロックのいずれか１つの
Ｎ個の発光素子の前記一方の電極に対応して接続される
とともに、偶数ブロックデータを第２のシフトレジスタ
に入力することを特徴とする光プリンタの発光素子駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP266788A JP2505511B2 (ja) | 1988-01-08 | 1988-01-08 | 光プリンタの発光素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP266788A JP2505511B2 (ja) | 1988-01-08 | 1988-01-08 | 光プリンタの発光素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01178471A true JPH01178471A (ja) | 1989-07-14 |
| JP2505511B2 JP2505511B2 (ja) | 1996-06-12 |
Family
ID=11535664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP266788A Expired - Fee Related JP2505511B2 (ja) | 1988-01-08 | 1988-01-08 | 光プリンタの発光素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505511B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108871A (ja) * | 1989-09-21 | 1991-05-09 | Kyocera Corp | 画像形成装置 |
| WO2001057936A1 (fr) * | 2000-01-31 | 2001-08-09 | Nippon Sheet Glass Co., Ltd. | Matrice d'elements electroluminescents |
-
1988
- 1988-01-08 JP JP266788A patent/JP2505511B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108871A (ja) * | 1989-09-21 | 1991-05-09 | Kyocera Corp | 画像形成装置 |
| WO2001057936A1 (fr) * | 2000-01-31 | 2001-08-09 | Nippon Sheet Glass Co., Ltd. | Matrice d'elements electroluminescents |
| US6590347B2 (en) | 2000-01-31 | 2003-07-08 | Nippon Sheet Glass Co., Ltd. | Light-emitting element matrix array |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2505511B2 (ja) | 1996-06-12 |
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|---|---|---|---|
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