JPH01179452A - ヘテロ接合半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイス及びその製造方法に関するもの
である。

〔従来の技術〕

高速のスイッチング動作が可能なバイポーラトランジス
タにおいてはエミッタ効率を向上させるためにエミッタ
・ベース間の接合にエミッタ側においてベース側におけ
るより禁制帯幅が大きいヘテロ接合を用いる、いわゆる
ヘテロバイポーラトランジスタが提案されている。ヘテ
ロバイポーラトランジスタにおいて高速動作を指向する
には、エミッタから注入される小数キャリアをいわゆる
ホットキャリアの状態でベース領域内で走行させること
が有効であり、そのためにエミッタ・ベース接合はアブ
ラプト接合にする必要がある。さらに、エミッタ・ベー
ス間のバンドオフセットを利用してエミッタ注入効率を
向上させ、同時にベース抵抗を低下させることができる
。

〔発明が解決しようとする問題点〕

しかし、高速動作に必要な高エミッタ電流を得るために
はエミッタの不純物濃度もベースと同様に高くする必要
があり、高濃度のエミッタと高濃度のベースがアブラプ
ト接合していることになる。

従って、もし、エミッタ・ベース間の境界に高い密度の
界面準位が存在していると、この界面準位を介したバン
ド間トンネル再結合電流が増加し、予測はどのエミッタ
注入効率を実現できない。実際、従来のへテロバイポー
ラトランジスタではへテロエピタキシャル成長時のへテ
ロ界面での格子定数の不整合や熱膨張係数の相違によっ
てミスフィツト転位が発生し、これがキャリアのバンド
間トンネル再結合中心となっており、デバイス特性に悪
影響が及ぶという問題があった。また、確かに単独デバ
イスとしては従来のホモのバイポーラトランジスタより
高性能であるが、ヘテロバイポーラトランジスタを集積
回路に応用した場合、ホモのバイポーラトランジスタと
同様の寄生素子効果を減らす努力をしない限り、回路遅
延の観点では目ざましい改良が期待できないという問題
点もあった。

本発明の目的はへテロバイポーラトランジスタのかかる
欠点を克服し、高速動作が可能で、かつ寄生素子効果も
抑えることが可能なデバイス構造及びかかる構造のデバ
イスを実現する製造方法を提供することにある。

〔問題点を解決するための手段〕

本発明の半導体装置は、絶縁体基板上に形成された高不
純物濃度の第一の半導体よりなるエミッタ層と、前記エ
ミッタ上に形成され、前記第一の半導体より禁制帯幅の
狭い第二の半導体よりなり前記高濃度領域と反対の伝導
型で、かつ前記高濃度領域との界面から離れる方向に向
かって急峻に濃度の減少する高濃度領域よりなるベース
層と、前記ベース層上に形成され、一定の不純物分布よ
りなる前記ベース層と反対の伝導型の半導体によるコレ
クタ層と、かつ、前記コレクタ層上に窓のあいた絶縁層
を介して前記コレクタ層に接して形成されたコレクタ電
極配線層とを有することを特徴とするヘテロ接合バイポ
ーラトランジスタである。

また、本発明の半導体装置の製造方法は、絶縁体基板上
に、第一の半導体よりなる高不純物濃度の領域をエピタ
キシャル成長する工程と、一方、前記第一の半導体より
禁制帯幅の狭い第二の半導体よりなる基板に、素子分離
トレンチ溝を形成し、溝内の下方途中までを第一の酸化
膜で埋め、高加速イオン注入法により前記第一の半導体
の高濃度エピタキシャル領域と同じ伝導型を実現する不
純物を、分布の最深部の端が前記素子間分離溝の酸化膜
の底より深く、かつ最浅部の端が前記素子間分離層の底
より浅くなるように注入し、ＣＶＤ法によって第一のポ
リシリコンを堆積し、イオン注入法による前記第一の半
導体の高濃度エピタキシャル領域と異なる伝導型を実現
する不純物のイオン注入と熱処理により前記ポリシリコ
ン層に不純物をドープし、　ＣＶＤ法によって第二の酸
化膜をその上部が溝上部より低くなるような膜厚で堆積
し、ＣＶＤ法によって第二のポリシリコンを全面堆積し
、選択研磨法によって前記第二のポリシリコンを全面除
去するとともに表面を平坦化する工程と、前記絶縁体基
板と、前記半導体基板を貼り合せる工程と１選択研磨法
によって前記半導体基板を前記第一の酸化膜との界面ま
で選択研磨することによって除去し、ＣＶＤ法によって
第三の酸化膜を形成し、リソグラフィ工程によってコン
タクトホールを形成し、電極配線層を形成し、リソグラ
フィ工程によって電極配線を形成する工程とを含むこと
を特徴とするヘテロ接合バイポーラトランジスタの製造
方法である。

〔作用〕

次に、本発明の構造の半導体デバイスの構造上の原理を
説明する。本発明のへテロバイポーラトランジスタは、
第３図のように高濃度エミッタと高濃度ベースとが接し
ており、かつエミッタ側からコレクタ側に向かってベー
ス内不純物分布が急峻に減少しており、高エミッタ注入
効率、低ベース抵抗、高速キャリア走行、高コレクタ耐
圧を同時に満たすことができる。前二者はベースのエミ
ッタ端における濃度が高いことが、また後二者はベース
のコレクタ端における濃度が低いことが寄与している。

また、本発明のへテロバイポーラトランジスタは基板側
がエミッタ、表面側がコレクタであり、コレクタ上部で
直接電極配線層との接触を行っているのでエミッタトッ
プ型のへテロバイポーラトランジスタで高速動作を阻害
していたコレクタ・基板間の容量が除去でき、かつエミ
ッタは絶縁体基板上のエピタキシャル層であるので、基
板内は完全にキャリアが空乏化しており、エミッタ基板
容量が非常に小さく、ヘテロバイポーラトランジスタの
高速性を集積回路の中で十分に発揮することができる。

次に、本発明のへテロバイポーラトランジスタの製造方
法の原理について説明する。従来のへテロエピタキシャ
ル城長法を基本にして、コレクタトップ型のへテロバイ
ポーラトランジスタを形成する場合に、ベース層とコレ
クタ層との２層を成長させなければならず、ヘテロ成長
膜厚がかなり厚いものとなってしまい、さらに不純物の
型を途中で２回変更しなければならないこともあって、
その間の不純物の再分布や結晶性の低下など、結晶成長
上の困難さがある。このような、要求を満足できるヘテ
ロ成長法としてはＭＢＥ法しかないが。

これはスループット、製造コストの面で問題がある。ま
た、特にＳｉ系のへテロバイポーラトランジスタでは格
子定数の近いヘテロエミッタ材料がＧａＰしかないこと
もあって、なかなか良好なヘテロ界面が実現できないと
いう問題もある。本発明の製造方法の特徴のひとつは、
ヘテロ接合の実現のためにヘテロエピタキシャル成長法
を用いず、エミッタとコレクタ・ベース領域を異なる種
類の半導体基板上で別々に製造し、両者の表面を平坦化
した後に貼り合せ技術を用いている点である。もう一つ
の特徴は、ヘテロバイポーラトランジスタ集積回路の高
速動作を阻害するコレクタ・基板容量を皆無にするため
にこのような貼り合せの後、本来不必要であるコレクタ
側の半導体基板を除去している点である。このような製
造方法により、本発明の構造の半導体デバイスを確実に
実現することができる。

〔実施例〕

以下、第２図（ａ）〜（齢の一連の工程図と、第１図の
構造図を用いて１本発明を用いた半導体デバイスの構造
及び製造方法の典型的な一実施例について説明する。

第２図（ａ）は面方位（１００）のサファイア基板１上
に、　ＳＬ濃度３　Ｘ　１０１９ｃｍ−３の高濃度ｎ形
ＧａＰエピタキシャル層２を厚さ２０００人形成したと
ころである。

一方、第２図（ｂ）のように面方位（１００）、不純物
濃度５　Ｘ　１０１ｓａｎ−’　（７）　ｐ形Ｓｉ基板
４上に、ｃｖｏ窒（１４３を全面に２０００人堆積し、
さらにこれをパターニングし、これをマスクとして基板
を約１０００人エツチングして溝形成を行い、さらにＣ
ＶＤ窒化膜３を５００人堆積してそのままＲＩＢ法によ
ってＣＶＤ窒化膜３をエツチングし、いわゆるサイドウ
オール形成を行って第２図（ｂ）の構造を得る。第２図
（ｃ）において、ＣｖＤ窒化膜３をマスクとしてＲＩＥ
法によりさらに溝を深くし、合計で深さ３０００人の素
子間分離溝を形成する。次に、ＬＯＧＯ３酸化法により
、溝側壁下部及び溝底部を約９００人熱酸化して、第１
酸化膜６を形成し、さらに窒化膜３を除去し、高加速イ
オン注入法によってプロジェクションレンジが約３００
０人のピーク濃度５　Ｘ　１０１９ａｎ−’のＡｓのイ
オン注入を行い、ランプアニール法によりＡｓを活性化
して、コレクタ領域５を形成し第２図（ｃ）の構造を得
る。

第２図（ｄ）において、ＣＶＤ法によってボロンドープ
のドープトポリシリコンを約９００人堆積して第１ポリ
シリコン層９を形成し、さらに、ＣＶＤ法により酸化膜
を９００人堆積して第２酸化膜８を形成し、さらに、Ｃ
ＶＤ法により、第２ポリシリコン層７を形成して第２図
（ｄ）の構造を得る。第２図（ｅ）において、選択研磨
法によって第２ポリシリコン層７を研磨する。選択研磨
法を用いているため、研磨速度は第２酸化膜８のフィー
ルド部における上端でので平坦な構造を制御よく得るこ
とができる。このとき、デバイス上では第２酸化膜８．
第１ポリシリコン層９は完全に削り落され、Ｓｉ基板４
の途中で止まっている。次に、Ｓｉ表面をランプ酸化に
より約４００人酸化する。このとき、島状のシリコン領
域の周辺では第１ポリシリコン層９が露出しているので
、この部分も酸化される。この部分は高濃度にドープさ
れているので条件を選べば、Ｓｉ基板４より酸化速度の
速い状況を実現できる。従って、次に、ＲＩＥ法によっ
て酸化膜をエッチして。

８１基板４上では酸化膜を完全に除去し、かつ第１ポリ
シリコン層９上では酸化膜が残っているような状況が実
現できる。次に酸化膜をマスクにしてＳｉ基板４を約２
００人エツチングして溝を作り、次に選択エピタキシャ
ル成長法により約２００人の不純物濃度Ｉ　Ｘ　１０２
０ａｎ−３のボロンドープのシリコンよりなるベース層
１０を形成してこの溝を埋め戻す。

このとき、島状のシリコン領域の周辺の第１ポリシリコ
ン層９は酸化膜で被覆されているので、この部分では選
択エピタキシャルシリコンは成長しない。ベース層１０
と第１ポリシリコン層９とは酸化膜端部の下の部分で電
気的に接触している。選択エピタキシャル成長は平坦性
よく行われるのでシリコン基板表面はこのときほとんど
平坦である。

次に、Ｓｉ基板４とサファイア基板１を面内軸方向を一
致させながら熱接着法によって貼り合せ、第２図■の構
造を得る。次に、再び選択研磨法によってＳｉ基板４を
下側から研磨する。この工程では素子間分離領域の第１
酸化膜６の下部がストッパとなって研磨が止まる（第２
図（ロ））。コレクタ領域５のＡｓ濃度ピークの位置を
予め第１酸化膜膜６の上部に一致させているので研磨後
、コレクタ領域５の最高濃度の部分が露出する。次に、
基板の上下を反対にし、リソグラフィ工程により第１酸
化膜６と第１ポリシリコン層９をバターニングし、デバ
イス周辺の第１ポリシリコン層９を除去する。

次にリソグラフィ工程によりトレンチ溝を形成しエミッ
タ分離を行い、次に、　ＣＶＤ法により第３酸化膜１・
２を約１０００人形成し、コンタクトホール形成工程及
び配線形成工程により配線金属層１１を形成し、第１図
に示す最終的なデバイス構造を得る。

以上の工程上、ヘテロバイポーラデバイス部作成の工程
ではマスク工程は最初の窒化膜３のパターン形成の１回
だけであり完全にセルファラインで作成できる。熱接着
の温度は４００〜５００℃程度であるのでＧａＰエミッ
タ内及びＳｉベース・コレクタ内の不純物はほとんど再
分布しない。かつ、ＳｉとＧａＰは格子整合性がよいの
で従来のへテロエピタキシャル成長法を用いた場合に比
べて大幅に界面準位を減少させることができ、従って、
コレクタトップ構造であるにも関わらず、ベース内では
エミッタ側の界面付近で濃度が最大となるような不純物
プロファイルを実現でき、同時に高いエミッタ効率を得
ることができる。また、コレクタ領域５は濃度の最高点
で電極を形成することができ、コレクタコンタクト抵抗
を大幅に低減することに効果がある。ベースは真性ベー
ス（ベース層１０）も外部ベース（第１ポリシリコン層
９）も高濃度であり両者のコンタクトは問題ない。また
、エミッタも高濃度のＧａＰエピタキシャル層２を用い
ているので、このコンタクト抵抗も問題ないほど小さい
。

ＧａＰエピタキシャル層２は絶縁体のサファイア基板１
上にあるため、エミッタ容量も非常に小さくでき、デバ
イスの高速動作に効果がある。

また、ＧａＰエピタキシャル層は基板全面に成長できれ
ばよ＜、ＧａＰエピタキシャル層に関しては微細加工技
術が不必要である。従って、デバイス寸法はＳｉプロセ
スでの微細加工技術だけで決まり。

高集積化に対して絶大な効果がある。

〔発明の効果〕

以上のように本発明のへテロバイポーラトランジスタに
よれば、ベース内不純物分布−をエミッタ側の界面付近
において高濃度とし、コレクタ側に向かって急峻に減少
させた構造をとることによって、高エミッタ効率、高キ
ヤリア速度、高コレクタ耐圧を実現し、かつコレクタ・
基板間容量を全くなくし、代わりにエミッタ・基板間容
量が新たに加わっているものの、絶縁体基板上にエミッ
タが形成されているため、これは十分小さく、またセミ
インシュレーティング基板を用いたときのようなデバイ
ス間異常干渉もない。かつエミッタ・ベース・コレクタ
の全ての端子において、低コンタクト抵抗を実現してお
り、超高速論理集積回路を形成する上で卓絶した効果を
発揮するものである。

【図面の簡単な説明】

第１図は本発明のへテロバイポーラトランジスタの一実
施例を示す概略図、第２図（ａ）〜（ｇ）は本発明のへ
テロバイポーラトランジスタの製造方法の一実施例を示
す一連の工程図、第３図は本発明の構造のへテロバイポ
ーラトランジスタの原理を示すための概念図である。

Claims (2)

【特許請求の範囲】
1. （１）絶縁体基板上に形成された高不純物濃度の第一の
   半導体よりなるエミッタ層と、前記エミッタ上に形成さ
   れ、前記第一の半導体より禁制帯幅の狭い第二の半導体
   よりなり前記高濃度領域と反対の伝導型で、かつ前記高
   濃度領域との界面から離れる方向に向かって急峻に濃度
   の減少する高濃度領域よりなるベース層と、前記ベース
   層上に形成され、一定の不純物分布よりなる前記ベース
   層と反対の伝導型の半導体によるコレクタ層と、かつ前
   記コレクタ層上に窓のあいた絶縁層を介して前記コレク
   タ層に接して形成されたコレクタ電極配線層とを有する
   ことを特徴とするヘテロ接合半導体装置。
2. （２）絶縁体基板上に、第一の半導体よりなる高不純物
   濃度の領域をエピタキシャル成長する工程と、一方、前
   記第一の半導体より禁制帯幅の狭い第二の半導体よりな
   る基板に、素子分離トレンチ溝を形成し、溝内の下方途
   中までを第一の酸化膜で埋め、高加速イオン注入法によ
   り前記第一の半導体の高濃度エピタキシャル領域と同じ
   伝導型を実現する不純物を、分布の最深部の端が前記素
   子間分離溝の酸化膜の底より深く、かつ最浅部の端が前
   記素子間分離層の底より浅くなるように注入し、ＣＶＤ
   法によって第一のポリシリコンを堆積し、イオン注入法
   による前記第一の半導体の高濃度エピタキシャル領域と
   異なる伝導型を実現する不純物のイオン注入と熱処理に
   より前記ポリシリコン層に不純物をドープし、ＣＶＤ法
   によって第二の酸化膜をその上部が溝上部より低くなる
   ような膜厚で堆積し、ＣＶＤ法によって第二のポリシリ
   コンを全面堆積し、選択研磨法によって前記第二のポリ
   シリコンを全面除去するとともに表面を平坦化する工程
   と、前記絶縁体基板と、前記半導体基板を貼り合せる工
   程と、選択研磨法によって前記半導体基板を前記第一の
   酸化膜との界面まで選択研磨することによって除去し、
   ＣＶＤ法によって第三の酸化膜を形成し、リソグラフィ
   工程によってコンタクトホールを形成し、電極配線層を
   形成し、リソグラフィ工程によって電極配線を形成する
   工程とを含むことを特徴とするヘテロ接合半導体装置の
   製造方法。