JPH0712057B2 - トランジスタ及びその製造方法 - Google Patents

トランジスタ及びその製造方法

Info

Publication number
JPH0712057B2
JPH0712057B2 JP2052889A JP5288990A JPH0712057B2 JP H0712057 B2 JPH0712057 B2 JP H0712057B2 JP 2052889 A JP2052889 A JP 2052889A JP 5288990 A JP5288990 A JP 5288990A JP H0712057 B2 JPH0712057 B2 JP H0712057B2
Authority
JP
Japan
Prior art keywords
epitaxial layer
conductivity type
region
transistor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2052889A
Other languages
English (en)
Other versions
JPH02272758A (ja
Inventor
デヴイド・ルイーズ・ハーラメ
ガリイ・リイー・パトン
ジヨハーニズ・マリア・コーネリイズ・ストーク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH02272758A publication Critical patent/JPH02272758A/ja
Publication of JPH0712057B2 publication Critical patent/JPH0712057B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/67—Complementary BJTs
    • H10D84/673—Vertical complementary BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、相補型バイポーラ・トランジスタに関し、特
NPN及びPNPバイポーラ・トランジスタの真性領域に対し
て対称な１つのドーピング・プロファイルを有する相補
型バイポーラ縦型NPN、PNPトランジスタに関する。
B.従来技術及びその問題点 相補型バイポーラ・トランジスタを同一基板上に形成す
る場合、これまで２つの問題が大きな障害となってい
た。第１の問題は、NPN素子とPNP素子では動作特性が異
なるということから生じる。PNPトランジスタの特性は
本来NPNトランジスタの特性より劣る。このことは、PNP
では素子速度が２分の１ないし20分の１ほど遅いことを
みれば分かる。そこで、PNPトランジスタの性能との整
合をとるためには、NPNトランジスタの性能を落とさな
ければならない。第２の問題は、通常はステップ数が多
く精密な製造が要求される相補型トランジスタの製造に
関係する。複雑な製造プロセスはコスト高となり、素子
の信頼性を低下させる。れまでの相補型トランジスタの
問題点をいくつか解決しようとした製造方法の例は、米
国特許第4357622号（Magdo他）にみられる。こでNPNとP
NPのトランジスタは，それぞれ個別に製造される。特に
各トランジスタのエミッタ、ベース、コレクタのドーピ
ング・プロファイルが別々に形成される。この特許で特
筆すぺき点は、PNPトランジスタのＰ型エミッタが形成
されるとき、ベースの露出面に多結晶シリコン層が形成
されてから打ち込み処理が行われるということである。
多結晶層のドーピング・イオンは、打ち込み後に、ベー
スを成すエピタキシャル層に打ち込まれ、浅いエミッタ
領域が形成される。このような二重シリコン・ブロセス
では、PNPトランジスタの性能が向上し、NPNトランジス
タとの素子特性上の違いが部分的に吸収されることが分
かっている。
前記特許のプロセスでは、性能が向上するものの、NPN
とPNPの素子が同等の性能を発揮するまでには至らな
い。高性能の相補型回路を設計するためには、PNP、NPN
の両方が同じように高い性能を発揮しなければならな
い。このような製造を得ようとするときの要点として
は、NPN、PNPのいずれの素子でもサブコレクタ抵抗を抑
えること、NPNとPNPのプロファイルが、狭いベース、急
峻なエミッタ・プロファイルなどを含めて性能向上につ
なかること、素子表面の平坦性を高めて配線性を改善す
ること、マスキング・ステップを減らすことなどが挙げ
られる。
C.問題点を解決するための手段 本発明は、NPN、PNPの両方のトランジスタに対して１つ
の対称的な真性領域を有するる相補型パイボーラ・トラ
ンジスタを提供するものである。本発明は、両方のトラ
ンジスタのベース・コレクタ接合が垂直方向に同一のプ
ロファイルを示すよう、超高真空の化学的気相成長法
（UHV/CVD）による分子線エピタキシ（MBE）や低温エピ
タキシ（LTE）など、高度なエピタキシャル法を用い
る。ここで言うLTEは、温度が500℃ないし700℃（550℃
ないし650℃の範囲が望ましい）のエピタキシ・プロセ
スである。このプロセスから得られる構造では、縦形NP
Nトランジスタが上方向へ、縦形PNPトランジスタが下方
向へ動作する。さらに、本発明の方法は、NPNトランジ
スタに対するシングル多結晶処理プロセスと、PNPトラ
ンジスタに対するダブル多結晶処理プロセスを組合わせ
ることで、両方のトランジスタの処理ステッブを並行し
て進めながら、平坦性を維持できるようにしたものであ
る。また本発明では、ベースとコレクタの真性領域で上
下両方向に勾配をつけたプロファイルが形成される。ト
ランジスタの性能は、真性ベース及び真性コレクタ領域
をSi-Geなどの化合物半導体で形成すればさらに大きく
同上する。Geは、実施例によっては、プロファイルに勾
配をつけるよう添加することで、バンドキャッブを低減
し、トランジスタの速度と利得を高めることができる。
この方法では、第１の導電型を持つ半導体材料の第１エ
ピタキシャル層を第２の導電型を持つ半導体基板の表面
に被着することで、サブエミッタとサブコレクタの領域
が形成される。第１層の表面には、エッチングにより第
１層に浅い溝を形成し、LTEと平坦化によって半導体材
料を被着させて第２の導電型を持つサブコレクタ領域が
形成される。第１の導電型を持つ第１層の部分は、一方
の相補型トランジスタのサブエミッタとなり、第１層の
第２の導電型の部分は、もう一方の相補型トランジスタ
のサブコレクタとなる。
両トランジスタの真性領域は、第１層の表面に半導体材
料の第２層を、第２層の表面に半導体材料の第３層を被
着させて形成される。第２層と第３層は、LTEまたはMBE
によって形成される。第２層は、第２の導電型を持つド
ーパントで、第３層は第１の導電型を持つドーパント
で、それぞれの位置にドープされる。第２層と第３層の
垂直方向のドーパント・プロファイルは精密に制御さ
れ、勾配をつければトランジスタ性能を高めることがで
きる。第２層と第３層の垂直方向のドーパント・プロフ
ァイルを、層のある部分では均一にし、他の部分では不
均一にすることも可能である。好ましい実施例では、第
２層、第３層の両方で、不均一なプロファイルのドープ
・レベルが第２層と第３層の接合部において最少となる
ようにするのが望ましい。
第２層と第３層は相補型の両トランジスタの真性ベース
及び真性コレクタ領域となる。そして、垂直方向のドー
ピング・プロファイルがべース・コレクタ接合に関して
対称であって、両方のトランジスタでほぼ同一となる。
一実施例では、第２層が、上方向に動作するNPNトラン
ジスタのベースを、第３層がコレクタをなし、同時に、
下方向に動作するPNPトランジスタでは第２層がコレク
タを、第３層がベースをなす。
上述のように、真性ベース及び真性コレクタ領域の性能
は、第２層、第３層を化合物半導体材料で形成すること
で大きく向上する。たとえばSi-Geで各層を形成するこ
とでヘテロ接合トランジスタが得られる。さらにGe成分
を不均一に分布させれば、パンドギャップを少なくし、
性能を高められる。
素子を分離するには、低温で深い溝を形成する（ディー
プ・トレンチ法）ことによってNPNトランジスタとPNPト
ランジスタを分離する。さらに、低温で浅い溝を形成す
る（シャロー・トレンチ法）ことによってPNPとNPNの真
性領域が分離され、貫通した接点を設ける空間が得られ
る。低温によるディープ／シャロー・トレンチ法は、半
導体製造技術に詳しい当業者には知られている。
次に、第１の導電型を持つ半導体材料の第４層が、第２
層の表面に形成された後、選択的にエッチングされて、
一方のトランジスタにエキストリンシック・コレクタ領
域とエミッタのリーチ・スルー領域が得られ、同時にも
う一方のトランジスタに一対のエキストリンシック・ベ
ース領域が得られる。第４層は低温で形成された多結晶
の半導体材料をその位置にドープした層が望ましい。こ
のアセンブリ上に、単結晶の半導体材料である第５層が
LTEによって形成され、選択的なエッチングにより一方
のトランジスタにエキストリンシック・ベース領域が、
もう一方のトランジスタにサブコレクタ・リーチ・スル
ー領域とエミッタ領域が形成される。次に両方のトラン
ジスタにベース接点が形成され、同時に、一方のトラン
ジスタにエッタ接点、もう一方のトランジスタにコレク
タ接点が形成される。
本発明の相補型バイポーラ・トランジスタは、NPN、PNP
の両方のトランジスタについて真性領域が垂直方向に１
つの対称なプロファイルを示す。この領域により、縦型
NPNは上方向に、縦型PNPは下方向に同時に動作する。
D.実施例 第１図ないし第８図については、共通の半導体基板上に
一対の相補型かつ縦型のバイポーラ・トランジスタを形
成するステッブとあわせて説明する。第１図ないし第８
図の半導体基板はＰ型である。ただしＰ型基板が選ばれ
たのは説明のためであり、本発明の要点は、Ｎ型半導体
基板にも等しく適応できる。また、フォトレジストの塗
布、露光、現像によって所望のパターンを形成して各層
をマスクする従来からの様々なプロセスについては、こ
こでは特に触れていないが、技術的にはよく知られてい
るものである。さらに、本発明はLTE、MBEなど最近のエ
ピタキシャル成長法を想定しているが、本文中では詳述
していない。また本発明は、半導体材料としてシリコン
を用いた場合について説明しているが、ゲルマニウムな
ど他の適当な半導体材料も使用できる。
第１図に示すとおり、Ｐ型シリコン基板10の表面に、MB
Eによって不純物の多いＮ＋層が形成される。層12の厚
みは通常は500ないし1000nmであり、基板10、層12は両
方とも単結晶である。NPNサブエミッタのシート抵抗を
充分に低くするには、層12の厚みを素子の設計に応じて
加減する。第２図に示すとおり、層12内にＰ濃度の高い
領域14が形成される。領域14は、浅い溝をエッチング
し、LTEにより、ホウ素を高濃度に添加したシリコンで
溝を埋めて表面を平坦にすることで形成できる。領域14
を形成する方法の一例は第９図ないし第13図に示した
（後述）。
Ｎ＋領域12は、一対の相補型トランジスタのNPNトラン
ジスタではサブエミッタとして、Ｐ＋領域14はPNPトラ
ンジスタのサブコレクタとして働く。層10、12の間に数
百ナノメートルのπ−エピタキシャル層を成長させれ
ば、サブコレクタ領域14とサブエミッタ領域12を垂直方
向に分離できる。
第３図に示すとおり、NPN、PNP両方のトランジスタの真
性垂直プロファイルは、Ｐ型シリコンの層16とＮ型シリ
コンの層18を被着することで形成される。層16、18の被
着はLTEまたはMBEによる。各層は通常それぞれ約50ない
し100nmの厚さまで被着される。
層16、18は、NPN、PNPの両方のトランジスタで真性ベー
ス領域及び真性コレクタ領域を形成する。上方向に動作
さするNPNトランジスタでは、領域12上で層16がベース
を、層18がコレクタをそれぞれ形成し、下方向に動作す
るPNPトランジスタでは、領域14上で層18がベースを、
層16がコレクタをそれそれ形成する。
低温エピタキシャル法のMBEやLTEでは、層16、18の上下
両方向でプロファイルに勾配をつけることができる。第
14図からよく分かるが、層16、18のプロファイル勾配と
して、層16の一部に均一なドーピング・プロファイル20
が、層16の他の部分に不均一なドーピング19プロファイ
ル22が考えられる。層18の場合も同様に、一部に不均一
なドーピング・プロファイル24が、残りの部分に均一な
ドーピング・プロファイル26が含まれる。第14図はNP
N、PNPのトランジスタを並べて示しているが、これは実
際のドーピング・プロファイルを描いたものではなく、
各層のプロファイルの相互関係を把握しやすいよう、真
のドーピング・プロファイルの近似値を表わそうとした
ものである。第14図に示すとおり、層16、18のドーピン
グ・レベルは各層の接合部で最小である。図示のプロフ
ァイルはいずれも最小値が約１×1017cm-3で、最大値が
約２×1018cm-3である。したがってNPN、PNPいずれのト
ランジスタの真性領域も垂直プロファイルは同一であ
り、各層の接合部を中心に対称であるから、トランジス
タとしての動作特性もほぼ等しくなる。さらにこの対称
性は、均一なドーピング・プロファイルと不均一なドー
ピング・プロファイルを持つ各層（16、18）の厚みを等
しくすることでより確実になる。たとえば層16、18の厚
みがそれぞれ100nmのとき、均一なドーピングは50nm,不
均一なドーピングも50nmとなる。動作時に空乏化するの
は、ベース・コレクタ接合の両側の不均一な部分たけで
あるため、平坦な領域は擬似中性ベースを成す。ベース
・コレクタ接合の本来の容量を小さくし、高電界によっ
て空乏層の走行時間を短くするには、ベース・コレクタ
接合のドーピング・レベルは約１×1017cm-3に維持する
のが望ましい。ベース・エミッタ接合を平坦なプロファ
イルとすることにより、ベース厚の制御性が向上する一
方、中性ベース幅は50nmの薄さに保たれる。図の例で
は、PNP、NPNのトランジスタのシート抵抗は、シミュレ
ーションによりそれぞれ5KΩ、7KΩという結果が出てい
る。トランジスタを構成する各層の厚みを全体に縮小し
た場合、中性ベースに望ましいドーピング・レベルも調
整し直す必要のあることは、当業者には理解されるであ
ろう。
他の実施例では、化合物半導体材料を被着して層16、18
を形成し、ヘテロ接合トランジスタを作り出すこともで
きる。たとえば層16、18には半導体材料Si-Geの引張層
を形成できる。化合物半導体層の形成にはMBEとLTEのプ
ロセスが用いられる。性能をさらに高めるには、Ge成分
を各層に不均一に被着することでバンドキャップが不均
一なベースを形成する。GEプロファイルの参考例を第14
図の破線28に示した。NPNトランジスタの性能が特に向
上するのは、上方向では、バンドキャップが狭いために
電流がすべて真性領域に流れるためである。
次に第４図では、深く入り込んだ分離領域30、32、34が
NPN、PNPのトランジスタを囲むことでNPN、PNPの素子が
分離される。分離領域の形成は、従来からの低温ティー
プ・トレンチ（深溝）プロセスによる。このプロセスで
は二酸化シリコンや窒化シリコンなどのマスク層36（破
線）が基板アセンブリの表面に被着され、層36の領域3
8、40、42の窓がエッチングされる。シリコンのエッチ
ングは窓38、40、42を通して、基板10にまで行われ、エ
ッチングされた領域に絶縁材が形成される。絶縁材は熱
酸化によって形成できる。その場合、シリコンが酸化さ
れて成長し、エッチングされた領域を埋める。これに代
えて、二酸化シリコンまたは窒化シリコンを化学的気相
成長法（CVD）によって被着することもできる。その
後、低温プロセスによって浅い分離領域44、46、48、5
0、52が形成され、NPN、PNPの真性プロファイルが分離
され、リーチ・スルー接点に必要な空間が得られる。よ
ってNPNの真性プロファイルは、ベースを成す領域54と
コレクタを成す領域56によって決定される。PNPの真性
プロファイルは、コレクタを成す領域58とベースを成す
領域60によって形成される。浅い分離領域は、マスク層
36に別に窓62、64を設け、窓38、40、42、62、64に酸化
物を被着させて形成される。
次に第５図では、NPNトランジスタのエミッタ・リーチ
・スルー領域66（分離領域46、48の間に形成）が、その
上に窓を持つ基板アセンブリの表面にマスク層の形成と
層16、18からサブエミッタ12までのシリコンのエッチン
グによって設けられる。第５図には開いた状態では示し
ていないが、PNPトランジスタのコレクタ・リーチ・ス
ルー領域68（分離領域48、50の間に形成）も領域66の形
成と同時に形成される。その後、多結晶シリコンの第４
層70（破線）が基板アセンブリの表面に形成される。層
70は低圧CVDまたはMBEによって形成でき、高い濃度にド
ーブされたＮ型である。Ｎ＋ポリシリコン層70は次にパ
ターンが形成され、選択的にエッチングされてエキスト
リンシックＮ＋コレクタ領域72、エミッタ・リーチ・ス
ルー領域74、および一対のエキストリンシックＮ＋ベー
ス領域76、78が形成される。こうしてNPNトランジスタ
の領域72、74と、PNPトランジスタの領域76、78がマス
キング・プロセスとエッチング・プロセスで同時に形成
される。
第６図に示すとおり、ポリシリコン領域72、76、78を形
成するためのマスク層（典型的には酸化物層）は維持さ
れ、従来からの方法によって酸化側壁が形成され、ポリ
シリコン領域72、76、78を覆う酸化領域80、82、84が得
られる。さらにポリシリコン領域72と酸化領域80のスタ
ックの両側のマスク層に窓が開けられる。次に領域56の
シリコンと領域54のシリコンの一部が窓86、88を通して
エッチングされる。
第７図に示すとおり、領域68上に窓を持つマスク層が被
着されて領域14までコレクタ・リーチ・スルー領域68が
エッチングされる。その後、LTEまたはMBEにより、単結
晶シリコンで高い濃度にドープしたＰ型整合層90が形成
される。層90は次にマスク層までエッチングされ、NPN
トランジスタのエキストリンシック・ベース92並びにPN
Pトランジスタのリーチ・スルー領域94とエッタ領域96
が形成される。層90の形成時にきわめて浅い“外拡散”
領域98が形成され、PNPトランジスタのベース・エミッ
タ接合が真性コレクタ領域60へ移動し、NPNトランジス
タの真性ベース領域54には外拡散領域100、102が形成さ
れる。実施例としては、PNPのベース・エミッタ接合を
急峻な状態に保つためのアニール処理は行われない。NP
Nのベース・コンタクト・ホールである窓86、88は、Ｎ
＋層56にきわめて接近するか入り込む。
第８図に示すように、NPN、PNPのトランジスタのエキス
トリンシック・ベース領域92、78上にはベース接点10
4、106が、リーチ・スルー領域74、94上にはエミッタ接
点108とコレクタ接点110が形成される。接点は、基板表
面に形成された酸化マスク層112の窓に形成されるのが
通常である。
PNPトランジスタのエミッタ96を形成するには、二重ポ
リシリコン法に似たプロセスが用いられる。エミッタは
超高真空LTEによって形成し、きわめて急峻な単結晶の
プロファイルとするのが望ましい。LTEエミッタにはDt
（拡散係数×時間）がほとんどあるいは全くない。よっ
てNPNプロファイルへの悪影響がなくなる。単結晶の品
質により、エミッタ抵抗が下がり、ドーピング率の高さ
により、ベース電流が許容範囲内に抑えられる。第14図
に示すとおり、エミッタ領域96は、１×1021cm-3のレベ
ルまで高濃度にドープされる。
次に第９図ないし第13図について述べる。サブコレクタ
領域14の形成は、基板10とＮ＋エピタキシャル層12から
始まる。第９図では、層12に酸化層や窒化層の114が、
サブコレクタが形成される領域に開口を持つ層114上に
はマスク層116が形成される。次に浅い溝118が開口に沿
ってエッチングされ、第10図のとおり、層12内の所定の
深さまで層114が除去される。層12のメサ状の領域119は
残る。第11図に示すように、UHV/CVD装置を用いたLTEに
より、高濃度にドープしたＰ型シリコンの層120が全面
に被着される。層120上には溝の領域118よりわずかに大
きいマスク層122が形成され、層120の露出した部分はエ
ッチングされて、第12図に示すようなアスペクト比の大
きい部分124が残る。領域124は化学的、機械的研磨によ
って除去されて表面が平坦になり、第13図に示すように
基板10上にサブコレクタ領域14とサブエミッタ領域12が
得られる。これは第２図と同一の構造である。
F.発明の効果 本発明では、製造ステップが少なくなるほか、構造上、
サブコレクタ抵抗が小さく、狭いベース、急峻なエミッ
タ・プロファイルを含めたNPNとPNPのプロファイルは高
い性能を示し、表面の平坦性が高まるため配線性も向上
する。
【図面の簡単な説明】
第１図ないし第８図は、一対の相補型トランジスタの断
面図であり、本発明の製造プロセスの各段階を示す図で
ある。 第９図ないし第13図は、一対の相補型トランジスタのそ
れぞれについてサブコレクタとサブエミッタの領域を形
成する際に用いられる各ステップの断面図である。 第14図は、第８図の相補型トランジスタの不純物プロフ
ァイルを示す図である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 ジヨハーニズ・マリア・コーネリイズ・ス トーク アメリカ合衆国ニユーヨーク州ヨークタウ ン・ハイツ、スプリングハースト・ストリ ート2728番地 (56)参考文献 特開 昭62−229967（ＪＰ，Ａ) 特開 昭60−84873（ＪＰ，Ａ) 特開 昭60−109245（ＪＰ，Ａ) 特開 昭57−122563（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】同一の半導体基板上に形成された相補型の
    一対の第１及び第２の縦型トランジスタを含む相補型バ
    イポーラトランジスタにおいて、 第２の導電形の半導体基板の表面に形成された前記第２
    の導電形と逆の第１の導電形の半導体材の第１のエピタ
    キシャル層と、 前記第１のエピタキシャル層に形成された前記第２の縦
    型トランジスタのための前記第２の導電形のサブコレク
    タ領域と、 前記第１のエピタキシャル層の表面に形成された前記第
    ２の導電形の半導体材の第２のエピタキシャル層と、 前記第２のエピタキシャル層の表面に形成された前記第
    １の導電形の半導体材の第３のエピタキシャル層と、 前記第１及び第２の縦型トランジスタのそれぞれを取り
    囲み、前記第３のエピタキシャル層の表面から前記半導
    体基板内に延びる深く埋め込まれた複数の分離領域と、 前記第２及び第３のエピタキシャル層にそれぞれ形成さ
    れた前記第１の縦型トランジスタの真性ベース領域及び
    真性コレクタ領域、前記第２及び第３のエピタキシャル
    層にそれぞれ形成された前記第２の縦型トランジスタの
    真性コレクタ領域及び真性ベース領域と、 前記真性ベース領域及び前記真性コレクタ領域を取り囲
    む前記第２及び第３のエピタキシャル層に形成された浅
    く埋め込まれた複数の分離領域と、 前記第３のエピタキシャル層の表面に形成された前記第
    ２の縦型トランジスタのための前記第１の導電形の一対
    のエキストリンシック・ベース領域及び前記第１の縦型
    トランジスタのための前記第１の導電形のエキストリン
    シック・コレクタ領域と、 前記第２及び第３のエピタキシャル層に形成された前記
    第１の導電形のサブエミッタ・リーチ・スルー領域と、 前記第１の導電形の前記コレクタ領域に重ねて形成され
    た前記第１の縦型トランジスタのための前記第２の導電
    形のエキストリンシック・ベース領域と、 前記第２及び第３のエピタキシャル層に形成された前記
    第２の導電形のサブコレクタ・リーチ・スルー領域と、 前記第１の導電形の前記ベース領域に重ねて形成された
    前記第２のトランジスタのための前記第２の導電形のエ
    ミッタ領域とを具備し、 前記第１の縦型トランジスタのための前記第１の導電形
    のサブエミッタは、前記第１のエピタキシャル層に形成
    され、前記第２及び第３のエピタキシャル層は前記第２
    及び第３のエピタキシャル層の間の接合に関して対称な
    ドーピング・プロファイルを有することを特徴とする相
    補型バイポーラ・トランジスタ。
  2. 【請求項２】前記第２のエピタキシャル層は、その厚さ
    の一部に対しては均一な垂直ドーピングプロファイル、
    その厚さの残りに対しては傾斜したドーピングプロファ
    イルを有し、前記第３のエピタキシャル層は、その厚さ
    の一部に対しては傾斜したドーピングプロファイル、そ
    の厚さの残りに対しては均一な垂直ドーピングプロファ
    イルを有し、前記第２及び第３のエピタキシャル層の最
    小ドーピング・レベルが前記第２及び第３のエピタキシ
    ャル層の接合部にあることを特徴とする請求項１の相補
    型バイポーラトランジスタ。
  3. 【請求項３】同一の半導体基板上に相補型の一対の第１
    及び第２の縦型トランジスタを含む相補型バイポーラト
    ランジスタを製造する方法において、 第１の導電形の半導体材からなり、前記相補型バイポー
    ラトランジスタの一のためのサブエミッタを形成する第
    １のエピタキシャル層を前記第１の導電形と逆の第２の
    導電形の半導体基板の表面に形成する工程と、 前記第１のエピタキシャル層に前記相補型バイポーラト
    ランジスタの他方のためのサブコレクタ領域を形成する
    工程と、 前記第１のエピタキシャル層の表面に前記第２の導電形
    の半導体材の第２のエピタキシャル層を形成する工程
    と、 前記第２のエピタキシャル層の表面に前記第１の導電形
    の半導体材の第３のエピタキシャル層を形成する工程
    と、 前記第３のエピタキシャル層の表面から前記半導体基板
    中に延び、前記第１及び第２の縦型トランジスタのそれ
    ぞれを取り囲む深く埋め込まれた複数の分離領域を形成
    する工程と、 前記第２及び第３のエピタキシャル層のそれぞれに前記
    一方のトランジスタの真性ベース領域及び真性コレクタ
    領域を画定し、かつ前記第２及び第３のエピタキシャル
    層のそれぞれに前記他方のトランジスタの真性コレクタ
    領域及び真性ベース領域を画定するために浅く埋め込ま
    れた複数の分離領域を前記第２及び第３のエピタキシャ
    ル層に形成する工程と、 前記他方のトランジスタのための前記第１の導電形の一
    対のエキストリンシック・ベース領域を前記第３のエピ
    タキシャル層の表面に、前記第１の導電形のエミッタ・
    リーチ・スルー領域を前記第２及び第３のエピタキシャ
    ル層に、前記一方のトランジスタのための前記第１の導
    電形のエキストリンシック・コレクタ領域を前記第３の
    エピタキシャル層の表面に同時に形成する工程と、 前記一方のトランジスタのための前記第２の導電形のエ
    キストリンシック・ベース領域を前記第１の導電形の前
    記コレクタ領域に重ねて、前記第２の導電形のサブコレ
    クタ・リーチ・スルー領域を前記第２及び第３のエピタ
    キシャル層に、前記他方のトランジスタのための前記第
    ２の導電形のエミッタ領域を前記第１の導電形の前記ベ
    ース領域に重ねて同時に形成する工程とを具備し、 前記第２のエピタキシャル層を形成する工程及び前記第
    ３のエピタキシャル層を形成する工程で前記第２のエピ
    タキシャル層及び前記第３のエピタキシャル層がこれら
    のエピタキシャル層の間の接合に関して対称なドーピン
    グ・プロファイルを持つようにドーピングを制御するこ
    とを特徴とする相補形バイポーラ・トランジスタの製造
    方法。
  4. 【請求項４】前記第２のエピタキシャル層形成する工程
    及び前記第３のエピタキシャル層を形成する工程は、前
    記第２のエピタキシャル層に、その厚さの１部に対して
    は均一な垂直ドーピング・プロファイル、その厚さの残
    りの部分に対しては傾斜したドーピング・プロファイル
    を与え、前記第３のエピタキシャル層に、その厚さの１
    部に対して傾斜したドーピング・プロファイル、その厚
    さの残りの部分に対しては均一な垂直ドーピング・プロ
    ファイルを与え、前記第２及び第３のエピタキシャル層
    の最小ドーピング・レベルが前記第２及び第３のエピタ
    キシャル層の接合部に来るようにドープすることを特徴
    とする請求項３の相補形バイポーラ・トランジスタの製
    造方法。
JP2052889A 1989-03-06 1990-03-06 トランジスタ及びその製造方法 Expired - Lifetime JPH0712057B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/319,374 US4951115A (en) 1989-03-06 1989-03-06 Complementary transistor structure and method for manufacture
US319374 1994-10-06

Publications (2)

Publication Number Publication Date
JPH02272758A JPH02272758A (ja) 1990-11-07
JPH0712057B2 true JPH0712057B2 (ja) 1995-02-08

Family

ID=23241980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2052889A Expired - Lifetime JPH0712057B2 (ja) 1989-03-06 1990-03-06 トランジスタ及びその製造方法

Country Status (4)

Country Link
US (1) US4951115A (ja)
EP (1) EP0386413B1 (ja)
JP (1) JPH0712057B2 (ja)
DE (1) DE69022864T2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0373832A3 (en) * 1988-12-10 1992-03-18 Canon Kabushiki Kaisha Semiconductor device and photoelectric conversion apparatus using the device
US5070031A (en) * 1990-12-14 1991-12-03 Motorola, Inc. Complementary semiconductor region fabrication
KR940003589B1 (ko) * 1991-02-25 1994-04-25 삼성전자 주식회사 BiCMOS 소자의 제조 방법
JPH0574796A (ja) * 1991-05-22 1993-03-26 Honda Motor Co Ltd トランジスタ及びその製造方法
KR940005726B1 (ko) * 1991-05-30 1994-06-23 삼성전자 주식회사 BiCMOS 소자의 NPN 트랜지스터 및 그 제조방법
KR940007466B1 (ko) * 1991-11-14 1994-08-18 삼성전자 주식회사 BiCMOS 소자의 제조방법
JPH06232354A (ja) * 1992-12-22 1994-08-19 Internatl Business Mach Corp <Ibm> 静電気保護デバイス
US5930635A (en) * 1997-05-02 1999-07-27 National Semiconductor Corporation Complementary Si/SiGe heterojunction bipolar technology
RU2111578C1 (ru) * 1997-05-13 1998-05-20 Научно-производственный комплекс "Технологический центр" Московского института электронной техники Комплементарная биполярная транзисторная структура интегральной схемы
FR2807567A1 (fr) * 2000-04-10 2001-10-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire
JP3976601B2 (ja) 2002-03-28 2007-09-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US7012288B2 (en) * 2002-10-08 2006-03-14 Wj Communications, Inc. Heterojunction bipolar transistor having non-uniformly doped collector for improved safe-operating area
US6972237B2 (en) * 2003-12-01 2005-12-06 Chartered Semiconductor Manufacturing Ltd. Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth
US7402487B2 (en) * 2004-10-18 2008-07-22 Infineon Technologies Richmond, Lp Process for fabricating a semiconductor device having deep trench structures
US7217628B2 (en) * 2005-01-17 2007-05-15 International Business Machines Corporation High performance integrated vertical transistors and method of making the same
US8015538B2 (en) * 2006-10-11 2011-09-06 International Business Machines Corporation Design structure with a deep sub-collector, a reach-through structure and trench isolation
WO2011047455A1 (en) * 2009-10-23 2011-04-28 Arise Technologies Corporation Controlled low temperature growth of epitaxial silicon films for photovoltaic applications

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL145396B (nl) * 1966-10-21 1975-03-17 Philips Nv Werkwijze ter vervaardiging van een geintegreerde halfgeleiderinrichting en geintegreerde halfgeleiderinrichting, vervaardigd volgens de werkwijze.
US3730786A (en) * 1970-09-03 1973-05-01 Ibm Performance matched complementary pair transistors
NL166156C (nl) * 1971-05-22 1981-06-15 Philips Nv Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan.
IT1061510B (it) * 1975-06-30 1983-04-30 Rca Corp Transistore bipolare presentante un emettitore con una elevata bassa concentrazione di impurezze e metodo di fabbricazione dello stesso
US4159915A (en) * 1977-10-25 1979-07-03 International Business Machines Corporation Method for fabrication vertical NPN and PNP structures utilizing ion-implantation
JPS54136281A (en) * 1978-04-14 1979-10-23 Toko Inc Semiconductor device and method of fabricating same
US4425574A (en) * 1979-06-29 1984-01-10 International Business Machines Corporation Buried injector memory cell formed from vertical complementary bipolar transistor circuits and method of fabrication therefor
US4274891A (en) * 1979-06-29 1981-06-23 International Business Machines Corporation Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition
US4357622A (en) * 1980-01-18 1982-11-02 International Business Machines Corporation Complementary transistor structure
US4485552A (en) * 1980-01-18 1984-12-04 International Business Machines Corporation Complementary transistor structure and method for manufacture
US4339767A (en) * 1980-05-05 1982-07-13 International Business Machines Corporation High performance PNP and NPN transistor structure
JPS6084873A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd 半導体装置
JPS60109245A (ja) * 1983-11-18 1985-06-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
IT1218471B (it) * 1985-05-09 1990-04-19 Ates Componenti Elettron Circuito integrato bipolare comprendente transistori pnp verticali con collettore sul substrato
IT1204244B (it) * 1986-03-21 1989-03-01 Sgs Microelettronica Spa Struttura npn equivalente con tensione di rottura maggiorata rispetto alla tensione di rottura intrinseca dell'npn

Also Published As

Publication number Publication date
EP0386413B1 (en) 1995-10-11
DE69022864D1 (de) 1995-11-16
EP0386413A2 (en) 1990-09-12
JPH02272758A (ja) 1990-11-07
EP0386413A3 (en) 1991-03-06
US4951115A (en) 1990-08-21
DE69022864T2 (de) 1996-05-30

Similar Documents

Publication Publication Date Title
US4997776A (en) Complementary bipolar transistor structure and method for manufacture
US5008207A (en) Method of fabricating a narrow base transistor
US5656514A (en) Method for making heterojunction bipolar transistor with self-aligned retrograde emitter profile
US6900519B2 (en) Diffused extrinsic base and method for fabrication
US5496745A (en) Method for making bipolar transistor having an enhanced trench isolation
JPS6148784B2 (ja)
JPH0712057B2 (ja) トランジスタ及びその製造方法
JPH04283937A (ja) 自己整合エピタキシャル・ベース・トランジスタの製造方法
US4829016A (en) Bipolar transistor by selective and lateral epitaxial overgrowth
US4997775A (en) Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
WO1994028577A2 (en) Method of producing a structure with narrow line width and devices obtained
US6927476B2 (en) Bipolar device having shallow junction raised extrinsic base and method for making the same
US5484737A (en) Method for fabricating bipolar transistor
GB1360130A (en) Semiconductor devices
JPH0864615A (ja) バイポーラトランジスタの製造方法
JPH038343A (ja) バイポーラトランジスタとその製造方法
JP2705344B2 (ja) 半導体装置及びその製造方法
US7038249B2 (en) Horizontal current bipolar transistor and fabrication method
US6319786B1 (en) Self-aligned bipolar transistor manufacturing method
US20050023642A1 (en) Semiconductor device and method for production thereof
US6699741B1 (en) Single poly bipolar transistor and method that uses a selectively epitaxially grown highly-boron-doped silicon layer as a diffusion source for an extrinsic base region
JPH0241170B2 (ja)
KR20030047274A (ko) 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법
EP0166923A2 (en) High performance bipolar transistor having a lightly doped guard ring disposed between the emitter and the extrinsic base region
US6531720B2 (en) Dual sidewall spacer for a self-aligned extrinsic base in SiGe heterojunction bipolar transistors