JPH01180044A

JPH01180044A - データ処理装置

Info

Publication number: JPH01180044A
Application number: JP63003381A
Authority: JP
Inventors: Hirokazu Tateno; 立野　裕和
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-01-11
Filing date: 1988-01-11
Publication date: 1989-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、マイクロプログラムに従ってデータ処理を
行う装置、特にガーベージコレクション機能をより高め
たデータ処理装置に関するものである。

（従来の技術）プロログ（１１ｒｏｌｏｇ）のような論理言語で記述さ
れたマイクロプログラムに従ってデータ処理を行う装置
としては、例えば第３図に示すようなものがある。第３
図はその回路構成を示したもので、この装置は上記マイ
クロプログラムを実行する演算部（１）と、シーケンス
制御部（２）と、主記憶制御部（３）とから構成されて
いる。

上記演算部（１）は、レジスタファイル（４）、ＡＬＵ
（演算論理装置）（５）及び各ソースＡ、Ｂのタグ値を
比較する比較器（６）を備えており、シーケンス制御部
（２）は、タグ分岐用テーブル（７）、マイクロアドレ
スジェネレータ（８）、プログラムカウンタ（９）、マ
イクロインストラクションレジスタ（１０）及びＷＣＳ
　（書込可能制御記憶装置＞　　（１１）を備えている
。また主記憶制御部（３）は、主記憶装置（１２）の他
に、この主記憶装置（１２）に対するデータの書き込み
及び読み出し用のレジスタ（１３）と、その書き込み及
び読み出しの実行時に主記憶装置（１２）のアドレスを
指定するためのレジスタ（１４）を備えている。

なお、図中（１５）、（１６）は上述の各部に接続され
ているディスティネーションバス及びディスティネーシ
ョンタグバス、（１７）、（１８）は各ソースＡ１Ｂの
タグバス、（１９）、　（２０）は各ソースＡ、Ｂのソ
ースバスである。

上記構成のデータ処理装置において、論理型言語で書か
れたマイクロプログラムを実行する際には、自動的に主
記憶装置（１２）上に構造的データが書き込まれたり読
み出されたりしながらデータ処理が行われる。そして、
このプログラムの実行によって次々に生成された主記憶
装置（１２）内の各データは、そのプログラムの実行中
ある時点以降不要になる場合がある。このため、この種
の論理型言語による処理系にはプログラム実行中に不要
となった主記憶装置（１２）上の領域（記憶セル）を自
動的に回収してそれらを他の目的に使用する機能、所謂
ガーベージコレクションが必要となる。

このガーベージコレクションを実現させるためには、ゴ
ーベージコレクション後に、必要なデータを保持してい
る主記憶装置（１２）内の記憶セルに設けられたガーベ
ージコレクション用のＧＣビットに印を付け、その後こ
の印の付いている記憶セルのみを主記憶装置（１２）内
の所定のアドレス部分に詰め合せる。これにより、不要
となった主記憶装置（１２）内の領域をセル単位で回収
することができる。

第４図は上述した処理動作の流れを示すフローチャート
である。先ずステップＳ１で主記憶装置（１２）の内容
をレジスタ（１３）に読み出し、ステップＳ２でＡＬＵ
（５）によりその読み出しなＧＣビットの値（印）を判
定し、次に実行すべきマイクロプログラムのアドレスを
決定する。そして、ステップ５３〜Ｓ６にて必要な処理
（θ〜３）、すなわちガーベージコレクション動作を行
い、ステップＳ８で各処理が終了していればこの処理動
作を終えることになる。

（発明が解決しようとする課題）従来のデータ処理装置は以上のように構成されているの
で、主記憶装置（１２）から読み出されたＧＣビットの
値に応じた処理の開始までにマイクロプログラム上で複
数ステップを必要とし、またＧＣビットの判定が終了す
るまで次の処理を行うことができず、このため水平型の
マイクロプログラミング技術を有効に生かすことができ
ず、ガーベージコレクション動作を高速に行うことがで
きないという課題があった。

この発明はこのような課題を解決するためになされたも
ので、水平型のマイクロプログラミング技術を有効に生
かし、ガーベージコレクション動作を高速で行うことが
可能なデータ処理装置を提供することを目的とする。

〔課題を解決するための手段〕

この発明の係るデータ処理装置は、主記憶装置内の記憶
領域にデータごとにフラグビットを設け、この主記憶装
置から読み出したデータのフラグビットの内容に応じて
マイクロプログラムのシーケンスを変更するものである
。

〔作用〕

シーケンス制御部は、主記憶装置から読み出したデータ
のフラグビットの内容に応じてマイクロプログラムのシ
ーケンスを変更し、このシーケンス制御により、ガーベ
ージコレクション動作の実行時間が短縮される。

（実施例）以下、この発明の一実施例を第１図及び第２図に基づい
て説明する。

第１図はこの発明に係るデータ処理装置の回路構成図で
あり、従来の第３図と同一または相当部分には同一符号
を付しである。図中、（２１）はレジスタ（１３）のＧ
Ｃビット部分に上書きする値を保持するレジスタで、主
記憶装置（１２）にはデータ（１語）ごとにＧＯビット
（フラグビット）が設けられている。（２２）はその主
記憶装置（１２）に書き込むデータのＧＣビットの値を
レジスタ（１３）の値にするかあるいはレジスタ（２１
）の値にするかを選択するセレクタ、（２３）はレジス
タ（１３）のＧＣビット部分の値をアドレスジェネレー
タ（８）に伝達する信号線、（２４）はループカウンタ
である。

上記の回路においては、主記憶装置（１２）から読み出
されたデータのＧＣビットの内容（値）に応じてマイク
ロプログラムのシーケンスが変更されるようになってお
り、読み込み命令が出されると、レジスタ（１４）で指
定されたアドレスの主記憶装置（１２）のデータがレジ
スタ（１３）に出される。この時、レジスタ（１３）に
同時に出されたＧＣビットの値はアドレスジェネレータ
（８）に入力される。そして、このアドレスジェネレー
タ（８）により、アドレスレジスタ（１０）の特定のフ
ィールドから次に実行すべきマイクロプログラムのベー
スアドレスと上記信号線（２３）を通して入力されたＧ
Ｃビットの値及びループカウンタ（２４）の値とから読
み込み命令を含むマイクロプログラムの次に実行するア
ドレスが決定される。従って、そのアドレスの動作を続
いて実行することができ、水平型のマイクロプログラミ
ング技術を有効に生かして、ガーベージコレクション動
作を高速で行うことができる。

第２図は上記ガーベージコレクション動作を示すフロー
チャートである。先ずステップＳ１１でループカウンタ
（２４）をセットし、ステップ５１２で主記憶装置（１
２）の内容を読み出す。そして、ステップＳ＋３でルー
プカウンタ（２４）の値が「０」　になっていなければ
、ステップＳ１４〜Ｓ１７でガーページコレクションに
必要な処理（０〜３）を行い、ループカウンタ（２４）
の値が「０」　になると終了する。このようにマイクロ
プログラムでガーベージコレクション機能を実現させる
際、その実行時間の多くの部分を占める処理をハードウ
ェアで行っているので、上記のように高速でガーベージ
コレクション処理を行うことができる。

（発明の効果）以上のようにこの発明によれば、主記憶装置から読み出
されたデータのフラグビットの内容に応じてマイクロプ
ログラムのシーケンスを変更するようにしたため、水平
型のマイクロプログラミングの技術を有効に生かして、
ガーベージコレクション動作を高速で行うことができる
という効果°　が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の回路によるガーベージコレクション処理のフ
ローチャート、第３図は従来のデータ処理装置の回路構
成図、第４図は第３図の回路の動作を示すフローチャー
トである。（１）・・・演算部、（２）・・・シーケンス制御部、（３）・・・主記憶制御部、（１２）・・・主記憶装置。なお、図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

マイクロプログラムを実行する演算部と、その演算結果
に基づいてシーケンス制御を行うシーケンス制御部と、
データごとにフラグビットを有する主記憶装置を備え、
上記主記憶装置から読み出されたデータのフラグビット
の内容に応じて上記マイクロプログラムのシーケンスを
変更することを特徴とするデータ処理装置。