JPH0561669A - 半導体計算装置および電子機器 - Google Patents
半導体計算装置および電子機器Info
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- JPH0561669A JPH0561669A JP3222979A JP22297991A JPH0561669A JP H0561669 A JPH0561669 A JP H0561669A JP 3222979 A JP3222979 A JP 3222979A JP 22297991 A JP22297991 A JP 22297991A JP H0561669 A JPH0561669 A JP H0561669A
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Abstract
(57)【要約】
【目的】 メモリ空間の大きなマイクロコンピュータに
おいてプログラム分岐する場合、従来のマイクロコンピ
ュータでは条件分岐命令ではショート分岐命令またはペ
ージ内分岐命令しか用意されていなかった。本発明は、
条件分岐命令等すべての分岐命令に対してロング分岐ま
たはページ外分岐の実行を可能とさせ、プログラミング
の自由度を高めることを目的とする。 【構成】 プログラムメモリ１のアドレスを指定するプ
ログラムカウンタ５、ページ指定レジスタ４の他に、新
ページレジスタ６を設定する。分岐命令を実行する前に
ページ指定レジスタに分岐先のページを書き込み、分岐
命令実行時に新ページレジスタのデータをページ指定レ
ジスタに転送することによって全ての分岐命令に対し
て、ページ外分岐を可能とする。
おいてプログラム分岐する場合、従来のマイクロコンピ
ュータでは条件分岐命令ではショート分岐命令またはペ
ージ内分岐命令しか用意されていなかった。本発明は、
条件分岐命令等すべての分岐命令に対してロング分岐ま
たはページ外分岐の実行を可能とさせ、プログラミング
の自由度を高めることを目的とする。 【構成】 プログラムメモリ１のアドレスを指定するプ
ログラムカウンタ５、ページ指定レジスタ４の他に、新
ページレジスタ６を設定する。分岐命令を実行する前に
ページ指定レジスタに分岐先のページを書き込み、分岐
命令実行時に新ページレジスタのデータをページ指定レ
ジスタに転送することによって全ての分岐命令に対し
て、ページ外分岐を可能とする。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータの
分岐命令実行のためのアドレス方式に関する。
分岐命令実行のためのアドレス方式に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータでは分岐命
令の実行は、オペランド部に分岐先のアドレスまたは相
対アドレスを記述して分岐させる方法が一般的であっ
た。そのため、アドレス空間を大きく設定できるマイコ
ンにおいては分岐できるアドレス幅の異なる２種類の分
岐命令を持ち、短いアドレス幅で分岐する命令はショー
ト分岐命令、長いアドレス幅で分岐する命令はロング分
岐命令などと呼ばれていた。
令の実行は、オペランド部に分岐先のアドレスまたは相
対アドレスを記述して分岐させる方法が一般的であっ
た。そのため、アドレス空間を大きく設定できるマイコ
ンにおいては分岐できるアドレス幅の異なる２種類の分
岐命令を持ち、短いアドレス幅で分岐する命令はショー
ト分岐命令、長いアドレス幅で分岐する命令はロング分
岐命令などと呼ばれていた。
【０００３】例えば、日立製作所８ビットマイコン・Ｈ
８では６４ｋバイトのアドレス空間を１ページとしたペ
ージごとにメモリを管理する方式を採用しているが、ペ
ージ内分岐命令“ＪＭＰ”がショート分岐命令、ページ
外に分岐する命令“ＰＪＭＰ”がロング分岐命令であ
る。
８では６４ｋバイトのアドレス空間を１ページとしたペ
ージごとにメモリを管理する方式を採用しているが、ペ
ージ内分岐命令“ＪＭＰ”がショート分岐命令、ページ
外に分岐する命令“ＰＪＭＰ”がロング分岐命令であ
る。
【０００４】
【発明が解決しようとする課題】しかし、従来のショー
ト分岐命令とロング分岐命令を設定する方法では、条件
分岐命令などすべての分岐命令にたいしてショート分岐
命令とロング分岐命令の両者を設定することが困難であ
った。
ト分岐命令とロング分岐命令を設定する方法では、条件
分岐命令などすべての分岐命令にたいしてショート分岐
命令とロング分岐命令の両者を設定することが困難であ
った。
【０００５】例えば、８ビット・マイコンではオペコー
ド１ワードで表現できる命令数は最大２５６語であり、
条件分岐命令、相対分岐命令、または、サブルーチン・
コール命令等すべての分岐命令にショート分岐命令とロ
ング分岐命令を用意することは多ワード命令が増加する
ことを意味している。この場合、命令デコーダ部の回路
規模が大きくなりマイコンのコストが増大する。したが
って、従来は使用頻度の高い命令のみショート分岐命令
とロング分岐命令の両者が設定されていて、条件分岐命
令などにはショート分岐命令のみ設定されロング分岐命
令は設定されなかった。したがって、プログラマはプロ
グラム作成の際、ページ構成を意識したプログラミング
を要求されプログラムの生産性を悪化させる原因となっ
ていた。そこで、本発明は従来のこのような問題を解決
するために、低コストですべての分岐命令に対してショ
ート分岐命令とロング分岐命令を用意する手段を提供す
ることを目的としている。また、本発明の半導体計算装
置を用いることにより、安価で高機能の電子機器を得る
ことを目的としている。
ド１ワードで表現できる命令数は最大２５６語であり、
条件分岐命令、相対分岐命令、または、サブルーチン・
コール命令等すべての分岐命令にショート分岐命令とロ
ング分岐命令を用意することは多ワード命令が増加する
ことを意味している。この場合、命令デコーダ部の回路
規模が大きくなりマイコンのコストが増大する。したが
って、従来は使用頻度の高い命令のみショート分岐命令
とロング分岐命令の両者が設定されていて、条件分岐命
令などにはショート分岐命令のみ設定されロング分岐命
令は設定されなかった。したがって、プログラマはプロ
グラム作成の際、ページ構成を意識したプログラミング
を要求されプログラムの生産性を悪化させる原因となっ
ていた。そこで、本発明は従来のこのような問題を解決
するために、低コストですべての分岐命令に対してショ
ート分岐命令とロング分岐命令を用意する手段を提供す
ることを目的としている。また、本発明の半導体計算装
置を用いることにより、安価で高機能の電子機器を得る
ことを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体計算装置は、 （１）ａ）プログラム命令を記憶するプログラム命令記
憶手段と、 ｂ）前記命令記憶手段より出力されるプログラム命令を
一時記憶する手段を有する命令記憶手段と ｃ）前記命令記憶手段に一時記憶されたプログラム命令
をデコードして各種の制御信号を発生する命令デコーダ
と ｄ）前記命令デコーダより出力される制御信号にしたが
ってデータを書き込む手段を有し、前記プログラム命令
記憶手段のアドレスの下位部分を指定する手段を有する
第１のアドレス記憶手段と、 ｅ）前記第１のアドレス記憶手段が指定するアドレスと
は異なる前記プログラム命令記憶手段のアドレスの上位
部分を指定する第２のアドレス記憶手段と、 ｆ）前記命令デコーダより出力される制御信号にしたが
ってデータを書き込む手段を有するアドレス一時記憶手
段とで構成される半導体計算装置において、 ｇ）前記半導体計算装置はプログラム分岐する分岐命令
を備えており、 ｈ）分岐命令の実行は、前記第１のアドレス記憶手段が
前記プログラム命令記憶手段のアドレスの一部を指定す
ると共に、前記アドレス一時記憶手段に格納されたデー
タが前記第２のアドレス記憶手段に転送された後、前記
第２のアドレス記憶手段が前記プログラム命令記憶手段
の他の一部を指定することによって行われることを特徴
とする。
に、本発明の半導体計算装置は、 （１）ａ）プログラム命令を記憶するプログラム命令記
憶手段と、 ｂ）前記命令記憶手段より出力されるプログラム命令を
一時記憶する手段を有する命令記憶手段と ｃ）前記命令記憶手段に一時記憶されたプログラム命令
をデコードして各種の制御信号を発生する命令デコーダ
と ｄ）前記命令デコーダより出力される制御信号にしたが
ってデータを書き込む手段を有し、前記プログラム命令
記憶手段のアドレスの下位部分を指定する手段を有する
第１のアドレス記憶手段と、 ｅ）前記第１のアドレス記憶手段が指定するアドレスと
は異なる前記プログラム命令記憶手段のアドレスの上位
部分を指定する第２のアドレス記憶手段と、 ｆ）前記命令デコーダより出力される制御信号にしたが
ってデータを書き込む手段を有するアドレス一時記憶手
段とで構成される半導体計算装置において、 ｇ）前記半導体計算装置はプログラム分岐する分岐命令
を備えており、 ｈ）分岐命令の実行は、前記第１のアドレス記憶手段が
前記プログラム命令記憶手段のアドレスの一部を指定す
ると共に、前記アドレス一時記憶手段に格納されたデー
タが前記第２のアドレス記憶手段に転送された後、前記
第２のアドレス記憶手段が前記プログラム命令記憶手段
の他の一部を指定することによって行われることを特徴
とする。
【０００７】または、 （２）ａ）（１）の半導体計算装置において、データを
一時記憶するデータ記憶手段と、 ｂ）前記命令デコーダより出力される制御信号にしたが
って、前記データ記憶手段に格納されたデータの少なく
とも加算、論理和、論理積をする手段を有する算術論理
演算回路と、 ｃ）前記論理演算回路の演算結果が零のときに一定の値
に設定されるゼロフラグと、前記論理演算回路の演算結
果が桁上げしたときに一定の値に設定されるキャリィの
うち少なくとも一方を有し、 ｄ）前記ゼロフラグまたはキャリィフラグの状態によっ
てプログラム分岐したり、プログラム分岐しなっかたり
する条件分岐命令を備え、 ｅ）前記条件分岐命令実行時に、プログラム分岐しなか
った場合には、前記アドレス一時記憶手段に前記第２の
アドレス記憶手段に格納されたアドレスデータが書き込
まれることを特徴とする。
一時記憶するデータ記憶手段と、 ｂ）前記命令デコーダより出力される制御信号にしたが
って、前記データ記憶手段に格納されたデータの少なく
とも加算、論理和、論理積をする手段を有する算術論理
演算回路と、 ｃ）前記論理演算回路の演算結果が零のときに一定の値
に設定されるゼロフラグと、前記論理演算回路の演算結
果が桁上げしたときに一定の値に設定されるキャリィの
うち少なくとも一方を有し、 ｄ）前記ゼロフラグまたはキャリィフラグの状態によっ
てプログラム分岐したり、プログラム分岐しなっかたり
する条件分岐命令を備え、 ｅ）前記条件分岐命令実行時に、プログラム分岐しなか
った場合には、前記アドレス一時記憶手段に前記第２の
アドレス記憶手段に格納されたアドレスデータが書き込
まれることを特徴とする。
【０００８】または、本発明の電子機器は、（１）また
は（２）または（３）の半導体計算装置を含むことを特
徴とする。
は（２）または（３）の半導体計算装置を含むことを特
徴とする。
【０００９】
【作用】上記のように、アドレス一時記憶手段を設定す
ることにより、すべての分岐命令に対してロング分岐と
ショート分岐の動作をさせることが可能となる。これ
は、分岐実行前に、アドレス一時記憶手段にデータを書
き込み、分岐命令実行時には、下位アドレスはオペラン
ドのデータが第１のアドレス記憶手段に書き込まれ、上
位アドレスである第２のアドレス記憶手段にはアドレス
一時記憶手段からのデータが書き込まれるからでる。し
たがって、アドレス一時記憶手段にデータを書き込む命
令を一つ追加するだけで、すべてのショート分岐命令が
ロング分岐命令の機能を果たすことを可能とする。
ることにより、すべての分岐命令に対してロング分岐と
ショート分岐の動作をさせることが可能となる。これ
は、分岐実行前に、アドレス一時記憶手段にデータを書
き込み、分岐命令実行時には、下位アドレスはオペラン
ドのデータが第１のアドレス記憶手段に書き込まれ、上
位アドレスである第２のアドレス記憶手段にはアドレス
一時記憶手段からのデータが書き込まれるからでる。し
たがって、アドレス一時記憶手段にデータを書き込む命
令を一つ追加するだけで、すべてのショート分岐命令が
ロング分岐命令の機能を果たすことを可能とする。
【００１０】
【実施例】図１は本発明の半導体計算装置のブロック図
である。
である。
【００１１】１はプログラムＲＯＭであり、プログラム
命令が記憶されている。プログラムＲＯＭに記憶された
プログラム命令は、フェッチサイクルにデータバス１７
を介して命令レジスタ２に書き込まれ、命令レジスタに
書き込まれたプログラム命令が命令デコーダ３でデコー
ドされ、各種の制御信号であるマイクロ命令１６を出力
する。
命令が記憶されている。プログラムＲＯＭに記憶された
プログラム命令は、フェッチサイクルにデータバス１７
を介して命令レジスタ２に書き込まれ、命令レジスタに
書き込まれたプログラム命令が命令デコーダ３でデコー
ドされ、各種の制御信号であるマイクロ命令１６を出力
する。
【００１２】プログラムＲＯＭはページ指定レジスタ４
とプログラムカウンタ５でアドレス指定される。分岐命
令実行時には、オペランドのデータすなわち分岐先アド
レスの下位アドレスがデータバスを介してプログラムカ
ウンタに書き込まれるのと同時に、新ページレジスタ６
の上位アドレスデータがページ指定レジスタに書き込ま
れ、分岐先のプログラム命令のアドレス指定を実現す
る。新ページレジスタは、プログラム命令によりデータ
バスを介してプログラムＲＯＭに書き込まれたオペラン
ドデータを書き込むことができる。
とプログラムカウンタ５でアドレス指定される。分岐命
令実行時には、オペランドのデータすなわち分岐先アド
レスの下位アドレスがデータバスを介してプログラムカ
ウンタに書き込まれるのと同時に、新ページレジスタ６
の上位アドレスデータがページ指定レジスタに書き込ま
れ、分岐先のプログラム命令のアドレス指定を実現す
る。新ページレジスタは、プログラム命令によりデータ
バスを介してプログラムＲＯＭに書き込まれたオペラン
ドデータを書き込むことができる。
【００１３】図１の１０は、ＡＬＵ（Ａｒｉｔｈｍｅｔ
ｉｃ Ｌｏｇｉｃ Ｕｎｉｔ：算術論理演算ユニット）
であり、８のテンポラリレジスタＡと９のテンポラリレ
ジスタＢのデータを加算、減算、論理積、論理和等の算
術論理演算をする。テンポラリレジスタＡとテンポラリ
レジスタＢにはマイクロ命令にしたがってデータＲＡＭ
７に格納されたデータをデータバスを介して書き込むこ
とができる。また、ＡＬＵの演算結果はレンポラリレジ
スタＣに書き込まれ、データバスを介してデータＲＡＭ
に戻すこともできる。
ｉｃ Ｌｏｇｉｃ Ｕｎｉｔ：算術論理演算ユニット）
であり、８のテンポラリレジスタＡと９のテンポラリレ
ジスタＢのデータを加算、減算、論理積、論理和等の算
術論理演算をする。テンポラリレジスタＡとテンポラリ
レジスタＢにはマイクロ命令にしたがってデータＲＡＭ
７に格納されたデータをデータバスを介して書き込むこ
とができる。また、ＡＬＵの演算結果はレンポラリレジ
スタＣに書き込まれ、データバスを介してデータＲＡＭ
に戻すこともできる。
【００１４】ＡＬＵの演算結果が“０”の場合は、ゼロ
フラグレジスタ１３が“１”にセットされ“０”でなか
った場合は“０”にリセットされる。また、ＡＬＵの加
算結果に桁上げ信号が発生した場合などは、キャリフラ
グレジスタ１２が“１”にセットされ、それ以外の場合
に“０”にリセットされる。ゼロフラグ信号１４とキャ
リフラグ信号１５は命令デコーダで条件分岐命令の分岐
判定の制御信号となる。
フラグレジスタ１３が“１”にセットされ“０”でなか
った場合は“０”にリセットされる。また、ＡＬＵの加
算結果に桁上げ信号が発生した場合などは、キャリフラ
グレジスタ１２が“１”にセットされ、それ以外の場合
に“０”にリセットされる。ゼロフラグ信号１４とキャ
リフラグ信号１５は命令デコーダで条件分岐命令の分岐
判定の制御信号となる。
【００１５】以下に具体的なプログラム例を示す。
【００１６】ＰＳＥＴ next_page ＪＭＰ Ｃ，next_step “ＰＳＥＴ next_page”は新ページレジスタに分岐
先のページ・next_pageを書き込む命令である。
先のページ・next_pageを書き込む命令である。
【００１７】“ＪＭＰ Ｃ，next_step”はプログ
ラムカウンタにキャリフラグがセットされていたとき分
岐先の下位アドレス・next_stepを書き込む条件分岐命
令である。
ラムカウンタにキャリフラグがセットされていたとき分
岐先の下位アドレス・next_stepを書き込む条件分岐命
令である。
【００１８】条件成立したとき、すなわちキャリフラグ
がセットされていた場合は、“ＪＭＰ Ｃ，next_s
tep”実行時には、“next_step”がプログラムカウンタ
に書き込まれるのと同時に、新ページレジスタに格納さ
れた“next_page”がページレジスタに書き込まれペー
ジ外分岐を実現する。
がセットされていた場合は、“ＪＭＰ Ｃ，next_s
tep”実行時には、“next_step”がプログラムカウンタ
に書き込まれるのと同時に、新ページレジスタに格納さ
れた“next_page”がページレジスタに書き込まれペー
ジ外分岐を実現する。
【００１９】条件成立しないとき、すなわちキャリフラ
グがリセットされていた場合は、“ＪＭＰ Ｃ，ne
xt_step”実行時には、“next_step”はプログラムカウ
ンタに書き込まれずカウンタインクリメントする。この
とき、新ページレジスタには現在ページであるページ指
定レジスタに格納されたデータが書き戻される。
グがリセットされていた場合は、“ＪＭＰ Ｃ，ne
xt_step”実行時には、“next_step”はプログラムカウ
ンタに書き込まれずカウンタインクリメントする。この
とき、新ページレジスタには現在ページであるページ指
定レジスタに格納されたデータが書き戻される。
【００２０】このため、分岐先ページを意識せず現在ペ
ージの処理を継続することができる。
ージの処理を継続することができる。
【００２１】
【発明の効果】本発明は、以上述べてきたように新ペー
ジレジスタという小規模な回路追加により、すべての分
岐命令にロング分岐すなわちページ外分岐を可能とす
る。また、もちろんページ内分岐の場合は“ＰＳＥＴ”
命令を分岐命令以前挿入する必要がないため実行速度を
低下させたりプログラム長を長くしたりするものではな
い。
ジレジスタという小規模な回路追加により、すべての分
岐命令にロング分岐すなわちページ外分岐を可能とす
る。また、もちろんページ内分岐の場合は“ＰＳＥＴ”
命令を分岐命令以前挿入する必要がないため実行速度を
低下させたりプログラム長を長くしたりするものではな
い。
【００２２】このように本発明により低コストで自由度
の高いプログラムを可能とするマイクロコンピュータを
実現することができる。
の高いプログラムを可能とするマイクロコンピュータを
実現することができる。
【００２３】また、本発明の半導体計算装置を用いるこ
とにより、小規模なプログラムから大規模なプログラム
までほぼ共通のモジュールプログラムを使用することが
できるため各種の電子機器を開発する際、特に有効であ
り、本発明の半導体計算装置を使用した電子機器も本発
明に含まれる。
とにより、小規模なプログラムから大規模なプログラム
までほぼ共通のモジュールプログラムを使用することが
できるため各種の電子機器を開発する際、特に有効であ
り、本発明の半導体計算装置を使用した電子機器も本発
明に含まれる。
【図１】本発明の半導体計算装置のブロック図。
１・・・プログラムＲＯＭ ２・・・命令レジスタ ３・・・命令デコーダ ４・・・ページ指定レジスタ ５・・・プログラムカウンタ ６・・・新ページレジスタ ７・・・データＲＡＭ ８・・・テンポラリレジスタＡ ９・・・テンポラリレジスタＢ １０・・・ＡＬＵ １１・・・テンポラリレジスタＣ １２・・・キャリフラグレジスタ １３・・・ゼロフラグレジスタ １４・・・キャリフラグ信号 １５・・・ゼロフラグ信号 １６・・・マイクロ命令 １７・・・データバス
Claims (3)
- 【請求項１】ａ）プログラム命令を記憶するプログラム
命令記憶手段と、 ｂ）前記命令記憶手段より出力されるプログラム命令を
一時記憶する手段を有する命令記憶手段と ｃ）前記命令記憶手段に一時記憶されたプログラム命令
をデコードして各種の制御信号を発生する命令デコーダ
と ｄ）前記命令デコーダより出力される制御信号にしたが
ってデータを書き込む手段を有し、前記プログラム命令
記憶手段のアドレスの下位部分を指定する手段を有する
第１のアドレス記憶手段と、 ｅ）前記第１のアドレス記憶手段が指定するアドレスと
は異なる前記プログラム命令記憶手段のアドレスの上位
部分を指定する第２のアドレス記憶手段と、 ｆ）前記命令デコーダより出力される制御信号にしたが
ってデータを書き込む手段を有するアドレス一時記憶手
段とで構成される半導体計算装置において、 ｇ）前記半導体計算装置はプログラム分岐する分岐命令
を備えており、 ｈ）分岐命令の実行は、前記第１のアドレス記憶手段が
前記プログラム命令記憶手段のアドレスの一部を指定す
ると共に、前記アドレス一時記憶手段に格納されたデー
タが前記第２のアドレス記憶手段に転送された後、前記
第２のアドレス記憶手段が前記プログラム命令記憶手段
の他の一部を指定することによって行われることを特徴
とする半導体計算装置。 - 【請求項２】ａ）請求項１記載の半導体計算装置におい
て、データを一時記憶するデータ記憶手段と、 ｂ）前記命令デコーダより出力される制御信号にしたが
って、前記データ記憶手段に格納されたデータの少なく
とも加算、論理和、論理積をする手段を有する算術論理
演算回路と、 ｃ）前記論理演算回路の演算結果が零のときに一定の値
に設定されるゼロフラグと、前記論理演算回路の演算結
果が桁上げしたときに一定の値に設定されるキャリィの
うち少なくとも一方を有し、 ｄ）前記ゼロフラグまたはキャリィフラグの状態によっ
てプログラム分岐したり、プログラム分岐しなっかたり
する条件分岐命令を備え、 ｅ）前記条件分岐命令実行時に、プログラム分岐しなか
った場合には、前記アドレス一時記憶手段に前記第２の
アドレス記憶手段に格納されたアドレスデータが書き込
まれることを特徴とした請求項１記載の半導体計算装
置。 - 【請求項３】請求項１、または請求項２記載の半導体計
算装置を含むことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03222979A JP3116444B2 (ja) | 1991-09-03 | 1991-09-03 | 半導体計算装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03222979A JP3116444B2 (ja) | 1991-09-03 | 1991-09-03 | 半導体計算装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561669A true JPH0561669A (ja) | 1993-03-12 |
| JP3116444B2 JP3116444B2 (ja) | 2000-12-11 |
Family
ID=16790896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03222979A Expired - Fee Related JP3116444B2 (ja) | 1991-09-03 | 1991-09-03 | 半導体計算装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116444B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153333A (ja) * | 1994-11-29 | 1996-06-11 | Sanyo Electric Co Ltd | 光ピックアップ装置 |
-
1991
- 1991-09-03 JP JP03222979A patent/JP3116444B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3116444B2 (ja) | 2000-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081006 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |