JPH01196639A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01196639A JPH01196639A JP2152388A JP2152388A JPH01196639A JP H01196639 A JPH01196639 A JP H01196639A JP 2152388 A JP2152388 A JP 2152388A JP 2152388 A JP2152388 A JP 2152388A JP H01196639 A JPH01196639 A JP H01196639A
- Authority
- JP
- Japan
- Prior art keywords
- register
- flag bit
- writing
- main memory
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、情報処理装置における主記憶装置の制御に
関するものである。
関するものである。
第２図は従来のこの種の情報処理装置を示すもので、同
図において、（１）は主記憶装置とデータの読み書きを
実行する主記憶制御部で、この主記憶制御部（１）は主
記憶装置（４）へのデータ書き込み、読み出し用データ
レジスタ（５）、主記憶装置（４）へのデータ書き込み
、読み出し実行時の主記憶アドレス指定用アドレスレジ
スタ（６）を備え、主記憶装置（４）へのデータ書き込
み時には書き込むデータをデータレジスタ（５）、書き
込む主記憶装置上のアドレスをアドレスレジスタ（６）
にそれぞれ指定し、データ書き込み命令を実行すると共
に、データ読み込み時には、読み込む主記憶装置上のア
ドレスをアドレスレジスタ（６）に指定し、読み込み命
令を実行することにより、指定したアドレスのデータが
データレジスタ（５）に書き込まれるようになっている
。
図において、（１）は主記憶装置とデータの読み書きを
実行する主記憶制御部で、この主記憶制御部（１）は主
記憶装置（４）へのデータ書き込み、読み出し用データ
レジスタ（５）、主記憶装置（４）へのデータ書き込み
、読み出し実行時の主記憶アドレス指定用アドレスレジ
スタ（６）を備え、主記憶装置（４）へのデータ書き込
み時には書き込むデータをデータレジスタ（５）、書き
込む主記憶装置上のアドレスをアドレスレジスタ（６）
にそれぞれ指定し、データ書き込み命令を実行すると共
に、データ読み込み時には、読み込む主記憶装置上のア
ドレスをアドレスレジスタ（６）に指定し、読み込み命
令を実行することにより、指定したアドレスのデータが
データレジスタ（５）に書き込まれるようになっている
。
また、（２）はＡＬｔｌ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏ
ｇｉｃ １ｌｎｉｔ；演算器）（８）を用いてレジスタ
間の加減、論理、シフトなどの演算を行う演算部で、こ
の演算部（２）はスポート読ぎ出し機能をもつ高速アク
セスメモリであるレジスタファイル（７）、八ＬＵ （
８） 、ソース１のタグ値とソース２のタグ値を比較す
る比較器（９）を備えてなり、レジスタファイル（７）
の所定のレジスタに被演算データを書きＡＬＵ操作命令
を実行することにより、所定のレジスタ（命令で指定す
る）やＡＬＵ（８）内のフラグに結果が書き込まれるよ
うになっている。
ｇｉｃ １ｌｎｉｔ；演算器）（８）を用いてレジスタ
間の加減、論理、シフトなどの演算を行う演算部で、こ
の演算部（２）はスポート読ぎ出し機能をもつ高速アク
セスメモリであるレジスタファイル（７）、八ＬＵ （
８） 、ソース１のタグ値とソース２のタグ値を比較す
る比較器（９）を備えてなり、レジスタファイル（７）
の所定のレジスタに被演算データを書きＡＬＵ操作命令
を実行することにより、所定のレジスタ（命令で指定す
る）やＡＬＵ（８）内のフラグに結果が書き込まれるよ
うになっている。
しかして、図示構成の情報処理装置はハードウェアの制
御にマイクロプログラムを用いていて、レジスタ（７）
やＡＬＵ（８）などのハードウェア機能モジュールの結
合ならびにそれらの中を流れるデータの制御をハードウ
ェアに内蔵されたプログラム（マイクロプログラムと呼
ぶ）によって行っており、（３）はこのマイクロプログ
ラムを実行しハードウェアを制御するシーケンス制御部
を示し、このシーケンス制御部（３）は、タグ値を元に
してテーブル内をサーチし分岐アドレスを得るためのタ
グ分岐用テーブル（１０）、マイクロアドレスジェネレ
ータ（１１）、マイクロプログラムカウンタ（１２）、
マイクロインストラクションレジスタ（１３）、ＷＯ２
（Ｗｒｉｔａｂｌｅ （：ｏｎｔｒｏｌ ５ｔｏｒｅ）
（１４）から構成され、ＷＯ２（１４）はマイクロプ
ログラムを格納し、その実行アドレスは、マイクロアド
レスジェネレータ（１１）によって作られ、この時マイ
クロプログラムカウンタ（１２）には実行中のマイクロ
命令アドレス、マイクロインストラクションレジスタ（
１３）にはマイクロ命令がそれぞれ保持される。また、
（１５）はディスティネーションバス、（ｉａ）は
ディスティネーションタグバス、（１７）はソース１タ
グバス、（１８）はソース２タグバス、（１９）はソー
ス１バス、（２０）はソース２バスである。
御にマイクロプログラムを用いていて、レジスタ（７）
やＡＬＵ（８）などのハードウェア機能モジュールの結
合ならびにそれらの中を流れるデータの制御をハードウ
ェアに内蔵されたプログラム（マイクロプログラムと呼
ぶ）によって行っており、（３）はこのマイクロプログ
ラムを実行しハードウェアを制御するシーケンス制御部
を示し、このシーケンス制御部（３）は、タグ値を元に
してテーブル内をサーチし分岐アドレスを得るためのタ
グ分岐用テーブル（１０）、マイクロアドレスジェネレ
ータ（１１）、マイクロプログラムカウンタ（１２）、
マイクロインストラクションレジスタ（１３）、ＷＯ２
（Ｗｒｉｔａｂｌｅ （：ｏｎｔｒｏｌ ５ｔｏｒｅ）
（１４）から構成され、ＷＯ２（１４）はマイクロプ
ログラムを格納し、その実行アドレスは、マイクロアド
レスジェネレータ（１１）によって作られ、この時マイ
クロプログラムカウンタ（１２）には実行中のマイクロ
命令アドレス、マイクロインストラクションレジスタ（
１３）にはマイクロ命令がそれぞれ保持される。また、
（１５）はディスティネーションバス、（ｉａ）は
ディスティネーションタグバス、（１７）はソース１タ
グバス、（１８）はソース２タグバス、（１９）はソー
ス１バス、（２０）はソース２バスである。
上記構成において、論理型言語の実行時には動的に主記
憶装置（４）上に構造体データ等を生成しながら行われ
る。しかし、プログラムの実行によって次々に生成され
た主記憶装置（４）上の各データは、プログラム実行の
ある時点以後不要となることが多い。このため、論理型
言語の処理系では、これらのプログラム実行中に不要と
なった主記憶領域の回収機能、即ちガベージコレクショ
ン（以下ＧＣとする）が必須である。このＧＣの実現方
法としては、ＧＣ後残すべき必要なデータを保持してい
る主記憶セルのＧＣ用フラグビットに印を付け、その後
不要なデータを除き印の付いているセルのみを主記憶装
置（４）上のアドレスの一端につめ合わせる方法がある
。
憶装置（４）上に構造体データ等を生成しながら行われ
る。しかし、プログラムの実行によって次々に生成され
た主記憶装置（４）上の各データは、プログラム実行の
ある時点以後不要となることが多い。このため、論理型
言語の処理系では、これらのプログラム実行中に不要と
なった主記憶領域の回収機能、即ちガベージコレクショ
ン（以下ＧＣとする）が必須である。このＧＣの実現方
法としては、ＧＣ後残すべき必要なデータを保持してい
る主記憶セルのＧＣ用フラグビットに印を付け、その後
不要なデータを除き印の付いているセルのみを主記憶装
置（４）上のアドレスの一端につめ合わせる方法がある
。
この方法ではＧＣ用フラグビットに印を付ける処理はＧ
Ｃ処理時には頻度が高いので高速性が要求される。
Ｃ処理時には頻度が高いので高速性が要求される。
従来のハードウェアの構成では、レジスタ（５）や（７
）にＧＣフラグビットの値をセットしてＡＬＵ（８）を
使用してレジスタ（５）にセットした後、主記憶装置（
４）に書き込みを行っていた。例えばレジスタ（５）に
１を書いてレジスタファイル（７）に２を書いて“これ
らを足して結果をレジスタ（５）に書き込め”というマ
イクロ命令を実行すれば、レジスタ（５）、（７）のゲ
ートが開いてバス（１９）、（２０）を通フてＡＬｔｌ
（８）にデータが入り、ＡＬＵ（８）内で足し算が実行
され結果がバス（１５）に出てレジスタ（５）のゲート
が再び開き書き込まれる。
）にＧＣフラグビットの値をセットしてＡＬＵ（８）を
使用してレジスタ（５）にセットした後、主記憶装置（
４）に書き込みを行っていた。例えばレジスタ（５）に
１を書いてレジスタファイル（７）に２を書いて“これ
らを足して結果をレジスタ（５）に書き込め”というマ
イクロ命令を実行すれば、レジスタ（５）、（７）のゲ
ートが開いてバス（１９）、（２０）を通フてＡＬｔｌ
（８）にデータが入り、ＡＬＵ（８）内で足し算が実行
され結果がバス（１５）に出てレジスタ（５）のゲート
が再び開き書き込まれる。
従来の情報処理装置は以上のように構成されていたので
、書き込み命令の前にフラグビットの値を設定しなけれ
ばならないため、ＧＣの処理の高速化の障害となってい
た。
、書き込み命令の前にフラグビットの値を設定しなけれ
ばならないため、ＧＣの処理の高速化の障害となってい
た。
この発明は上記のような問題点を解消するためになされ
たもので、フラグビットの値を設定する処理ステップを
削除し、高速なＧＣを行うことができる情報処理装置を
得ることを目的とする。
たもので、フラグビットの値を設定する処理ステップを
削除し、高速なＧＣを行うことができる情報処理装置を
得ることを目的とする。
（課題を解決するための手段）
この発明に係る情報処理装置は、主記憶装置上に１語に
つき１ビット以上のフラグビットを備えた情報処理装置
において、主記憶装置への書き込み、読み込み用レジス
タのガベージコレクション用フラグビットに対する値を
保持するガベージコレクション用フラグビット値レジス
タ、主記憶装置への書き込み命令時に指定されたレジス
タの指定したビットの内容を上記フラグビットに書き込
むためのセレクタを備えたものである。
つき１ビット以上のフラグビットを備えた情報処理装置
において、主記憶装置への書き込み、読み込み用レジス
タのガベージコレクション用フラグビットに対する値を
保持するガベージコレクション用フラグビット値レジス
タ、主記憶装置への書き込み命令時に指定されたレジス
タの指定したビットの内容を上記フラグビットに書き込
むためのセレクタを備えたものである。
この発明の情報処理装置によれば、特殊な書き込み命令
の場合にセレクタを使用することによりマイクロプログ
ラムに基づ＜ＧＣ用フラグビットをガベージコレクショ
ン用フラグビット値レジスタの内容で上書きして主記憶
装置に書き込むことができ、ＧＣ実行時に使用頻度の高
いＧＣフラグビットの書き込みをＡＬｔｌを使わずに行
うことができる。
の場合にセレクタを使用することによりマイクロプログ
ラムに基づ＜ＧＣ用フラグビットをガベージコレクショ
ン用フラグビット値レジスタの内容で上書きして主記憶
装置に書き込むことができ、ＧＣ実行時に使用頻度の高
いＧＣフラグビットの書き込みをＡＬｔｌを使わずに行
うことができる。
以下、この発明の一実施例を第２図と同一部分には同一
符号を付して示す第１図に基いて説明する。第１図にお
いて、（２１）は主記憶装置（４）への書き込み、読み
込み用レジスタのＧＣ用フラグビットに対する値を係持
するレジスタ、（２２）は主記憶装置（４）への書き込
み時にデータのＧＣ用フラグビットを、レジスタ（２１
）の値に書き換えるかレジスタ（５）の値にするかをマ
イクロプログラムの命令に基いてコントロールするセレ
クタであり、主記憶装置（４）上に１語につき１ビット
以上のフラグビットを備えた情報処理装置において、主
記憶装置（４）への書き込み命令時に指定されたレジス
タの指定したビットの内容を上記フラグビットに書ける
ようにしてなる。その他は従来例と同様である。
符号を付して示す第１図に基いて説明する。第１図にお
いて、（２１）は主記憶装置（４）への書き込み、読み
込み用レジスタのＧＣ用フラグビットに対する値を係持
するレジスタ、（２２）は主記憶装置（４）への書き込
み時にデータのＧＣ用フラグビットを、レジスタ（２１
）の値に書き換えるかレジスタ（５）の値にするかをマ
イクロプログラムの命令に基いてコントロールするセレ
クタであり、主記憶装置（４）上に１語につき１ビット
以上のフラグビットを備えた情報処理装置において、主
記憶装置（４）への書き込み命令時に指定されたレジス
タの指定したビットの内容を上記フラグビットに書ける
ようにしてなる。その他は従来例と同様である。
通常の書き込み命令の場合、アドレスレジスタ（６）で
指定された主記憶装置（４）のアドレスに対し、ＧＣ用
フラグビットを含めてレジスタ（５）の内容を書き込む
が、上記構成においては、ある特殊な書き込み命令の場
合にはセレクタ（２２）を使用することによりマイクロ
プログラムに基づ＜ＧＣ用フラグビットをレジスタ（２
１）の内容で上書きして、主記憶装置（４）に書き込む
ことができる。
指定された主記憶装置（４）のアドレスに対し、ＧＣ用
フラグビットを含めてレジスタ（５）の内容を書き込む
が、上記構成においては、ある特殊な書き込み命令の場
合にはセレクタ（２２）を使用することによりマイクロ
プログラムに基づ＜ＧＣ用フラグビットをレジスタ（２
１）の内容で上書きして、主記憶装置（４）に書き込む
ことができる。
このため、マイクロ命令をいくつかのフィールドに分け
それをデコードした結果により、ハードウェアの各部分
を各々コントロールする水平型マイクロプログラム方式
においては１マイクロ命令でハードウェアの各部分を直
接コントロールでき、例えば、■主記憶装置（４）から
データを読む、■ＡＬｔｌ （８）を用いてレジスタ間
の演算を行う、■レジスタの値によって条件分岐ｅｔｃ
、の事が従来例ツバ−トウエアで可能アあるが、マイ
クロ命令の語長が長くなりプログラム作成が難しく、Ｇ
Ｃ用フラグビットを書き込む場合はＡＬＵを使用するの
で同じ１マイクロ命令サイクル内で他のレジスタ間の演
算ができなくなり、マイクロプログラムのステップ数が
増え、ステップ数が増せば当然処理時間もかかる。しか
し、この実施例ではＧＣ用フラグビット用のハードウェ
アにレジスタ（２１）とセレクタ（２２）を設けること
によって、ＡＬＵ （８）を使用せずＧＣ用フラグビッ
トを書き換えることが可能となる。
それをデコードした結果により、ハードウェアの各部分
を各々コントロールする水平型マイクロプログラム方式
においては１マイクロ命令でハードウェアの各部分を直
接コントロールでき、例えば、■主記憶装置（４）から
データを読む、■ＡＬｔｌ （８）を用いてレジスタ間
の演算を行う、■レジスタの値によって条件分岐ｅｔｃ
、の事が従来例ツバ−トウエアで可能アあるが、マイ
クロ命令の語長が長くなりプログラム作成が難しく、Ｇ
Ｃ用フラグビットを書き込む場合はＡＬＵを使用するの
で同じ１マイクロ命令サイクル内で他のレジスタ間の演
算ができなくなり、マイクロプログラムのステップ数が
増え、ステップ数が増せば当然処理時間もかかる。しか
し、この実施例ではＧＣ用フラグビット用のハードウェ
アにレジスタ（２１）とセレクタ（２２）を設けること
によって、ＡＬＵ （８）を使用せずＧＣ用フラグビッ
トを書き換えることが可能となる。
以上のように、この発明によれば、ＧＣ実行時に使用頻
度の高いＧＣフラグビットの書き込みをＡＬＵを使わず
に行うようなハードウェア構成にしたので、従来より、
水平型マイクロプログラムの水平度を上げることにより
ステップ削減がみこめ、このためより高速なＧＣが実現
可能となる。
度の高いＧＣフラグビットの書き込みをＡＬＵを使わず
に行うようなハードウェア構成にしたので、従来より、
水平型マイクロプログラムの水平度を上げることにより
ステップ削減がみこめ、このためより高速なＧＣが実現
可能となる。
第１図はこの発明の一実施例による構成図、第２図は従
来例の構成図である。 図中、（１）：主記憶制御部、（２）：演算部、（３）
ニジ−ケンス制御部、（４）：主記憶装置、（５）：デ
ータレジスタ、（６）ニアドレスレジスタ、（８）：
ＡＬＵ、（２１）：Ｇｃ用ラフラグビット値保持手段（
２２）：セレクタ。 なお、各図中、同一符号は同−又は相当部分を示す。
来例の構成図である。 図中、（１）：主記憶制御部、（２）：演算部、（３）
ニジ−ケンス制御部、（４）：主記憶装置、（５）：デ
ータレジスタ、（６）ニアドレスレジスタ、（８）：
ＡＬＵ、（２１）：Ｇｃ用ラフラグビット値保持手段（
２２）：セレクタ。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 主記憶装置上に１語につき１ビット以上のフラグビット
を備えた情報処理装置において、主記憶装置への書き込
み、読み込み用レジスタのガベージコレクション用フラ
グビットに対する値を保持するガベージコレクション用
フラグビット値レジスタ、主記憶装置への書き込み命令
時に指定されたレジスタの指定したビットの内容を上記
フラグビットに書き込むためのセレクタを備えたことを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152388A JPH01196639A (ja) | 1988-02-01 | 1988-02-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152388A JPH01196639A (ja) | 1988-02-01 | 1988-02-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196639A true JPH01196639A (ja) | 1989-08-08 |
Family
ID=12057308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152388A Pending JPH01196639A (ja) | 1988-02-01 | 1988-02-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313635A (en) * | 1991-09-26 | 1994-05-17 | Mitsubishi Denki Kabushiki Kaisha | Compiling system for distributed computer system with multiple types of computers |
-
1988
- 1988-02-01 JP JP2152388A patent/JPH01196639A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313635A (en) * | 1991-09-26 | 1994-05-17 | Mitsubishi Denki Kabushiki Kaisha | Compiling system for distributed computer system with multiple types of computers |
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