JPH01180118A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
- Publication number
- JPH01180118A JPH01180118A JP63004075A JP407588A JPH01180118A JP H01180118 A JPH01180118 A JP H01180118A JP 63004075 A JP63004075 A JP 63004075A JP 407588 A JP407588 A JP 407588A JP H01180118 A JPH01180118 A JP H01180118A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- mask
- phase
- input signal
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ業上の利用分野）
この発明は、ディジタル伝送において位相同期を行うデ
ィジタルＰＬＬ回路に関するものであ・る。
ィジタルＰＬＬ回路に関するものであ・る。
第５図は、例えば特公昭６１−４４４２３号公報に示さ
れている従来のディジタルＰＬＬ回路を示すもので、図
中、（１）は入力信号と出力信号との位相を比較し進み
／遅れ信号を生成する位相比較器、（２）はこの進み／
遅れ信号によって出力信号の位相を変化させる可変周期
カウンタ、（３）はこの可変周期カウンタを駆動する一
定周波数の発振器である。
れている従来のディジタルＰＬＬ回路を示すもので、図
中、（１）は入力信号と出力信号との位相を比較し進み
／遅れ信号を生成する位相比較器、（２）はこの進み／
遅れ信号によって出力信号の位相を変化させる可変周期
カウンタ、（３）はこの可変周期カウンタを駆動する一
定周波数の発振器である。
従来のディジタルＰＬＬ回路は上記のように構成され、
位相比較器（１）は、周期的に入力信号と出力信号との
位相を比較し、その位相関係によって進み信号又は遅れ
信号を生成する。例えば、入力信号に対し出力信号が進
んでいれば進み信号を、また出力信号が遅れていれば遅
れ信号をそれぞれ生成し、この信号を送出する。可変周
期カウンタ（２）は、進み信号を受けたならば、Ｎ６図
（ａ）に示すように出力信号の周期を長くして（Ｔ−Ｔ
＋ΔＴ）位相を遅らせ、一方遅れ信号を受けたならば、
第６図（ｂ）に示すように出力信号の周期を短かくして
（Ｔ−Ｔ−ΔＴ）位相を進ませる。これにより、入力信
号の位相に同期した出力信号が生成される。
位相比較器（１）は、周期的に入力信号と出力信号との
位相を比較し、その位相関係によって進み信号又は遅れ
信号を生成する。例えば、入力信号に対し出力信号が進
んでいれば進み信号を、また出力信号が遅れていれば遅
れ信号をそれぞれ生成し、この信号を送出する。可変周
期カウンタ（２）は、進み信号を受けたならば、Ｎ６図
（ａ）に示すように出力信号の周期を長くして（Ｔ−Ｔ
＋ΔＴ）位相を遅らせ、一方遅れ信号を受けたならば、
第６図（ｂ）に示すように出力信号の周期を短かくして
（Ｔ−Ｔ−ΔＴ）位相を進ませる。これにより、入力信
号の位相に同期した出力信号が生成される。
（発明が解決しようとする課題）
上記のような従来のディジタルＰＬＬ回路では、入力信
号と出力信号との位相が大きくずれている場合、位相同
期をとるのに時間がかかり、また同期引き込み後には、
入力信号と出力信号との位相が完全に一致しない限り常
に位相調整が行われ、出力信号の周期が変動する等の課
題があった。
号と出力信号との位相が大きくずれている場合、位相同
期をとるのに時間がかかり、また同期引き込み後には、
入力信号と出力信号との位相が完全に一致しない限り常
に位相調整が行われ、出力信号の周期が変動する等の課
題があった。
この発明は、かかる課題を解決するためになされたもの
で、位相の初期引き込みを速くすることができるととも
に、引き込み後の出力信号の周期の変動を抑えることが
できるディジタルＰＬＬ回路を得ることを目的とする。
で、位相の初期引き込みを速くすることができるととも
に、引き込み後の出力信号の周期の変動を抑えることが
できるディジタルＰＬＬ回路を得ることを目的とする。
（課題を解決するための手段）
この発明に係るディジタルＰＬＬ回路は、出力信号に基
づき一定時間幅を有するマスク信号を生成するマスク生
成回路と、入力信号がマスク信号内にあるか°否かを判
定するマスク判定回路と、マスク信号内にある入力信号
と出力信号との位相を比較し、その位相差が一定値を超
えた際に進み。
づき一定時間幅を有するマスク信号を生成するマスク生
成回路と、入力信号がマスク信号内にあるか°否かを判
定するマスク判定回路と、マスク信号内にある入力信号
と出力信号との位相を比較し、その位相差が一定値を超
えた際に進み。
遅れいずれかの信号を出力する位相比較器と、マスク信
号外の入力信号に基づきリセットされ、上記位相比較器
からの出力信号により出力信号の位相を調整する可変周
期カウンタと、この可変周期カウンタを駆動する一定周
波数の発振器とを設けるようにしたものである。
号外の入力信号に基づきリセットされ、上記位相比較器
からの出力信号により出力信号の位相を調整する可変周
期カウンタと、この可変周期カウンタを駆動する一定周
波数の発振器とを設けるようにしたものである。
（作用）
この発明においては、マスク信号から外れた入力信号（
以下マスク外入力信号と称す）が、マスク判定回路から
直接可変周期カウンタに与えられ、強制的に同期がかけ
られる。このため、位相の初期引き込みを迅速に行うこ
とが可能となる。
以下マスク外入力信号と称す）が、マスク判定回路から
直接可変周期カウンタに与えられ、強制的に同期がかけ
られる。このため、位相の初期引き込みを迅速に行うこ
とが可能となる。
また、位相比較器は、マスク信号内に入った入力信号（
以下マスク内入力信号と称す）に対して位相比較を行い
、一定値を超える位相差があった場合にのみ、進み信号
あるいは遅れ信号を送出して可変周期カウンタの位相調
整を行う、このため、引き込み後の出力信号の周期の変
動を抑えることが可能となる。
以下マスク内入力信号と称す）に対して位相比較を行い
、一定値を超える位相差があった場合にのみ、進み信号
あるいは遅れ信号を送出して可変周期カウンタの位相調
整を行う、このため、引き込み後の出力信号の周期の変
動を抑えることが可能となる。
（実施例〕
第１図はこの発明の一実施例を示すもので、図中、（４
）は入力信号とマスク信号との位相関係を判定するマス
ク判定回路、（１）はマスク内入力信号と出力信号との
位相を比較し、その位相差が一定値以上になった場合に
進み信号あるいは遅れ信号を出力する位相比較器、（２
）はマスク外入力信号により強制的にリセットされ進み
信号又は遅れ信号によって出力信号の位相を調整する可
変周期カウンタ、（３）はこの可変周期カウンタ（２）
を駆動する一定周波数の発信器、（５）は出力信号に
基づいて一定時間幅を有するマスク信号を生成するマス
ク生成回路である。
）は入力信号とマスク信号との位相関係を判定するマス
ク判定回路、（１）はマスク内入力信号と出力信号との
位相を比較し、その位相差が一定値以上になった場合に
進み信号あるいは遅れ信号を出力する位相比較器、（２
）はマスク外入力信号により強制的にリセットされ進み
信号又は遅れ信号によって出力信号の位相を調整する可
変周期カウンタ、（３）はこの可変周期カウンタ（２）
を駆動する一定周波数の発信器、（５）は出力信号に
基づいて一定時間幅を有するマスク信号を生成するマス
ク生成回路である。
第２図は、上記可変周期カクンタ（２）の詳細を示すも
ので、図中、（６）は分周カウンタ、（７）はこの分周
カウンタ（６）からのカウンタキャリーを遅延させ、基
準周期信号（Ｔ）、より短周期の信号（Ｔ−ΔＴ）、お
よびより長周期の信号（Ｔ＋ΔＴ）を生成するシフトレ
ジスタ、（８）はこれらの三信号の中から一つの信号を
選択して出力信号とするセレクタ、（９）はこのセレク
タ（８）の選択コードを制御するアップダウンカウンタ
である。
ので、図中、（６）は分周カウンタ、（７）はこの分周
カウンタ（６）からのカウンタキャリーを遅延させ、基
準周期信号（Ｔ）、より短周期の信号（Ｔ−ΔＴ）、お
よびより長周期の信号（Ｔ＋ΔＴ）を生成するシフトレ
ジスタ、（８）はこれらの三信号の中から一つの信号を
選択して出力信号とするセレクタ、（９）はこのセレク
タ（８）の選択コードを制御するアップダウンカウンタ
である。
上記のように構成されたディジタルＰＬＬ回路において
は、入力信号およびマスク信号がマスク判定回路（４）
に入力される。マスク判定回路（４）は、入力信号とマ
スク信号との位相関係を判定し、入力信号がマスク信号
内に入った場合には、第３図（ａ）に示すようにマスク
内入力信号を送出し、入力信号がマスク信号外の場合に
は、第３図（ｂ）に示すようにマスク外入力信号を送出
する。
は、入力信号およびマスク信号がマスク判定回路（４）
に入力される。マスク判定回路（４）は、入力信号とマ
スク信号との位相関係を判定し、入力信号がマスク信号
内に入った場合には、第３図（ａ）に示すようにマスク
内入力信号を送出し、入力信号がマスク信号外の場合に
は、第３図（ｂ）に示すようにマスク外入力信号を送出
する。
そして第１図に示すように、マスク内入力信号は位相比
較器（１）に、またマスク外入力信号は可変周期カウン
タ（２）にそれぞれ与えられる。
較器（１）に、またマスク外入力信号は可変周期カウン
タ（２）にそれぞれ与えられる。
可変周期カウンタ（２）の分周カウンタ（６）は、マス
ク外入力信号の入力により強制的にリセットされ、入力
信号と同じ位相でカウントを開始する。このため、次周
期では入力信号と出力信号とはほぼ同位相となり、同期
引き込みが完了した状態となる。
ク外入力信号の入力により強制的にリセットされ、入力
信号と同じ位相でカウントを開始する。このため、次周
期では入力信号と出力信号とはほぼ同位相となり、同期
引き込みが完了した状態となる。
一方、位相比較器（１）は、マスク内入力信号の入力に
よりこのマスク内入力信号と出力信号との位相を比較し
、位相差が一定値を超えた場合にのみ進み信号あるいは
遅れ信号を出力する。すなわち、位相比較器（１）には
、一定の不感帯が設けられる。第４図（ａ）は位相差が
不感帯内で位相制御信号を生成しない場合のタイムチャ
ート、第４図（ｂ）は進み信号を生成する場合のタイム
チャート、第４図（ｃ）は遅れ信号を生成する場合のタ
イムチャートをそれぞれ示す。
よりこのマスク内入力信号と出力信号との位相を比較し
、位相差が一定値を超えた場合にのみ進み信号あるいは
遅れ信号を出力する。すなわち、位相比較器（１）には
、一定の不感帯が設けられる。第４図（ａ）は位相差が
不感帯内で位相制御信号を生成しない場合のタイムチャ
ート、第４図（ｂ）は進み信号を生成する場合のタイム
チャート、第４図（ｃ）は遅れ信号を生成する場合のタ
イムチャートをそれぞれ示す。
可変周期カウンタ（２）のセレクタ（８）は、進み信号
に対しては長周期（Ｔ＋ΔＴ）の出力を、また遅れ信号
に対しては短周期（Ｔ−ΔＴ）の出力を、さらにどちら
の信号も来ない場合には基準周期（Ｔ）の出力をそれぞ
れ選択して出力信号とする。これにより、出力信号の位
相は入力信号に追従するように調整され、また位相差が
不感帯内である場合には、位相調整は行われずに出力信
号は基準周期に固定される。このため、入力信号の変化
による出力信号の頻繁な位相変動を避けることができる
。
に対しては長周期（Ｔ＋ΔＴ）の出力を、また遅れ信号
に対しては短周期（Ｔ−ΔＴ）の出力を、さらにどちら
の信号も来ない場合には基準周期（Ｔ）の出力をそれぞ
れ選択して出力信号とする。これにより、出力信号の位
相は入力信号に追従するように調整され、また位相差が
不感帯内である場合には、位相調整は行われずに出力信
号は基準周期に固定される。このため、入力信号の変化
による出力信号の頻繁な位相変動を避けることができる
。
なお上記実施例では、マスク外入力信号１回で直ちに可
変周期カウンタ（２）にリセットがかかるものを示した
が、マスク外入力信号が何回か発生してからリセットを
かけるようにしてもよい。
変周期カウンタ（２）にリセットがかかるものを示した
が、マスク外入力信号が何回か発生してからリセットを
かけるようにしてもよい。
この発明は以上説明したとおり、マスク信号を用いて位
相同期を行うようにしているので、同期引き込み時間を
速めることができ、また位相比較器に不感帯を設けるよ
うにしているので、出力信号の周期変動を抑えることが
できる等の効果がある。
相同期を行うようにしているので、同期引き込み時間を
速めることができ、また位相比較器に不感帯を設けるよ
うにしているので、出力信号の周期変動を抑えることが
できる等の効果がある。
第１図はこの発明の一実施例を示すディジタルＰＬＬ回
路のブロック図、第２図は第１図の可変周期カウンタの
詳細を示すブロック図、第３図（ａ） 、 （ｂ）はこ
の発明におけるマスク判定回路の動作をそれぞれ示すタ
イムチャート、第４図（ａ）。 （ｂ） 、 （ｃ）はこの発明における位相制御をそれ
ぞれ示すタイムチャート、第５図は従来のディジタルＰ
ＬＬ回路を示す第１図相当図、第６図（ａ） 、 （ｂ
）は従来のディジタルＰＬＬ回路における位相制御をそ
れぞれ示すタイムチャートである。 （１）・・・位相比較器、（２）・・・可変周期カウン
タ、（３）・・・発振器、（４）・・・マスク判定回路
、（５）・・・マスク生成回路。 なお各図中、同一符号は同−又は相当部分を示すものと
する。
路のブロック図、第２図は第１図の可変周期カウンタの
詳細を示すブロック図、第３図（ａ） 、 （ｂ）はこ
の発明におけるマスク判定回路の動作をそれぞれ示すタ
イムチャート、第４図（ａ）。 （ｂ） 、 （ｃ）はこの発明における位相制御をそれ
ぞれ示すタイムチャート、第５図は従来のディジタルＰ
ＬＬ回路を示す第１図相当図、第６図（ａ） 、 （ｂ
）は従来のディジタルＰＬＬ回路における位相制御をそ
れぞれ示すタイムチャートである。 （１）・・・位相比較器、（２）・・・可変周期カウン
タ、（３）・・・発振器、（４）・・・マスク判定回路
、（５）・・・マスク生成回路。 なお各図中、同一符号は同−又は相当部分を示すものと
する。
Claims (1)
- 出力信号に基づき一定時間幅を有するマスク信号を生成
するマスク生成回路と、入力信号がマスク信号内にある
か否かを判定するマスク判定回路と、マスク信号内にあ
る入力信号と出力信号との位相を比較しその位相差が一
定値を超えた際に進み、遅れいずれかの信号を出力する
位相比較器と、マスク信号外の入力信号に基づきリセッ
トされ上記位相比較器からの出力信号により出力信号の
位相を調整する可変周期カウンタと、この可変周期カウ
ンタを駆動する一定周波数の発振器とを具備することを
特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004075A JPH01180118A (ja) | 1988-01-12 | 1988-01-12 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004075A JPH01180118A (ja) | 1988-01-12 | 1988-01-12 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180118A true JPH01180118A (ja) | 1989-07-18 |
Family
ID=11574686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004075A Pending JPH01180118A (ja) | 1988-01-12 | 1988-01-12 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899883A1 (en) * | 1997-08-27 | 1999-03-03 | Nec Corporation | Pll circuit with masked phase error signal |
| US6094078A (en) * | 1997-10-21 | 2000-07-25 | Matsushita Electric Industrial Co., Ltd. | Phase-locked loop circuit |
-
1988
- 1988-01-12 JP JP63004075A patent/JPH01180118A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899883A1 (en) * | 1997-08-27 | 1999-03-03 | Nec Corporation | Pll circuit with masked phase error signal |
| US6154071A (en) * | 1997-08-27 | 2000-11-28 | Nec Corporation | PLL circuit |
| US6094078A (en) * | 1997-10-21 | 2000-07-25 | Matsushita Electric Industrial Co., Ltd. | Phase-locked loop circuit |
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