JPH0295015A - デジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル通信システム等において使用されてい
るデジタルＰＬＬ回路の改良に関する。

〔発明の概要〕

１次ループ及び２次ループを有するデジタルＰＬＬ回路
において、位相差監視回路が入出力デジタル信号間の位
相比較に応答して位相差の変化を観測し、位相の回転方
向及び位相差量を検知し、２次ループ入力制御回路がそ
の検知出力に応じて１次ループからの２次ループに対す
る入力を制御して補正量の増減を行うことに関する。

〔従来の技術〕

第６図は従来のデジタルＰＬＬ回路の一例を示す。同図
において、１はデジタル位相比較回路、２及び３は夫々
第１及び第２のフィルター　４はアップダウン・カウン
ター　５はパルス分散回路、６はインバーター　７及び
８はアンド回路、９及び１０はオア回路、１１は１パル
ス追加削除回路、１２は分周回路である。

またｆｉｎは入力デジタル信号の周波数、ｆｄ／ま内部
クロックの周波数（自走周波数）、Ｒは分周比であり、
更に１３は１次ループで、位相比較回路１、第１のフィ
ルター２から成り、１４は２次ループで、第２のフィル
ター３、アップダウンカウンタ４、パルス分散回路５、
インバーター６及びアンド回路７，８から成り、そして
１パルス追加削除回路１１及び分周回路１２によりデジ
タル■Ｃｏが構成されている。

位相比較回路１は入出力デジタル信号の位相をデジタル
的に比較して、位相差に相当する個数のパルス列が遅れ
又は進み出力ａ、ｂとして第１のフィルター２に与えら
れ、その出力ｃ、ｃｔが第２のフィルター３及びオア回
路９，１０の一方の入力に加えられる。第２のフィルタ
ー３の２つの出力はアップダウンカウンタ４のｕｐ、ｄ
ｏｗｎ入力に与えられ、カウント出力は常に出ている。

そのカウント出力がパルス分散回路５０入力Ｘに加えら
れる。

パルス分散回路５はクロック入力ＣＫに与えられたパル
ス列の内の上記入力Ｘに対応した個数だけのパルスをで
きるだけ均等な間隔で出力し、その出力パルスはカウン
タ４からの符号ビットに応答してアンド回路７，８を介
して前記オア回路９゜１０の他方の入力に加えられる。

その結果、周波数Ｒｘｆｏ　の内部クロックは１パルス
追加削除回路１１によりオア回路９又は１０の出力に応
じて、周期的に１パルスが除去されるか、又は付加され
て、前記位相差に応じて１パルス追加又は削除されたク
ロックは分周回路１２でいの周波数に分周し、前記デジ
タル信号となる。

第７図は上記デジタルＰＬＬ回路の動作説明図、第８図
はこの回路における入力周波数ｆｉｎと定常位相差の関
係を示す図で、ｆ、は１次ループ１３の最大補正量（絶
対値）、ｆ２は２次ループ１４の最大補正量（絶対値）
をあられす。

〔発明が解決しようとする問題点〕

さて上述した従来のデジタルＰＬＬ回路において、入力
周波数ｆｉｎと自走周波数ｆｏ　　の周波数差の絶対値
が１次ループ１３の最大補正量ｆ、より太きい場合、第
９図に示す如く引込み動作時に位相の回転を生ずること
がある。

このような位相の回転が起こっている時、入力周波数ｆ
ｉｎと出力周波数ｆｏｕｔどの位相差が±１８０゜変化
するため、第７図から明らかなように２次ループ１４の
第２のフィルター３に対して引込みを行なう順方向の入
力と逆方向の入力とが交互に入ることになる。

従ってその結果補正量は相殺され、引込みに長時間を必
要とする。

上述したように一般にデジタルＰＬＬ回路の弓込みの早
さとその安定性とは相反する関係にあり、ＰＬＬ回路の
安定性が増せば引込み時間が長（なり、また引込みな早
（すれば不安定となる。

〔発明の目的〕

従って本発明の目的はデジタルＰＬＬ回路においてその
安定性をそこなうことなく、前記位相の回転を早（収束
させて引込み時間を短縮せしめることにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するため入力デジタル信号と出
力デジタル信号との位相をデジタル的に比較して得られ
た位相差量に応じて内部クロックに所定周期で１パルス
追加又は削除することにより出力デジタル信号の位相補
正を行なう１次ループと２次ループを有し、追加又は削
除された内部クロックを分周したものを上記出力デジタ
ル信号として供給するＰＬＬ回路において、上記位相比
較に応答して１次ループにおげろ位相差の変化を観測し
、位相の回転方向及び位相差量を検知する位相差監視回
路と、該回路の出力に応じて１次ルプからの２次ループ
に対する入力を制御して位相差量が規定値以上のときに
１次ループへの補正量を増減させるデジタルＰＬＬ回路
を提供する。

〔作　用〕 １次ループにおける位相差の変化が観測され、その回転
方向及び位相差量が検知され、得られた位相差の変化の
情報に応じて補正量が最大になっている所で補正の方向
の変化を遅らせろことにより順方向の補正量を増やし、
逆方向の補正量を減らすことによりデジタルＰＬＬの引
込み時間の短縮を行う。

〔実施例〕

以下図面を参照して本発明を更に説明する。

第１図及び第２図は本発明によるデジタルＰＬＬ回路の
一実施例を示し、第６図と同一符号は同−又は類似の回
路をあられす。第１図において、１５は位相差監視回路
、１６は２次ループ入力制御回路で、これら回路は例え
ば第２図に示すように構成される。

第２図において、２０はアップダウンカウンタ、２１は
状態判別回路、２２は第１のラッチ回路、２３は分周回
路で、これら回路により位相差監視回路１５が構成され
る。また、２４はアップダウン・カウンタ、２５は第２
のラッチ回路、２６は制御ゲート回路で、これら回路に
より２次ループ入力制御回路１６が構成される。

デジタル位相比較回路１の出力ａ、ｂは位相監視回路１
５のアップダウン拳カウンタ２０に与えられ、該カウン
ターのクリア端子ＣＬＲには分周回路２３な介して出力
デジタル信号が印加されているので、上記出力ａ、ｂは
ｆｏｕｔのｎ周期毎に上記カウンターでカウントされ、
そのカウント出力は状態判別回路２１に送られろ。

状態判別回路２１は上記力゛ラント出力に基いて位相の
ずれ方向（回転方向）及び位相差量が所定値以上あるか
否か等の必要な情報が判別され、第１のラッチ回路２２
に保持される。

次に、２次ループ１４への入力ｃ、ｄは２次ループ入力
制御回路１６のカウンタ２４に捉えられ、そのカウント
出力が第２のラッチ回路２５で保持される。第２のラッ
チ回路２５のデータは制御ゲト回路２６は位相差監視回
路１５の第１のラッチ回路２２のデータに応じてオンオ
フされるようになっている。従って第１のラッチ回路２
２のデータ（デジタル位相比較回路１の出力に基づ（位
相情報の判別結果〕はデジタルＰＬＬ回路の引込み動作
に対して順方向の位相補正データか、逆方向の位相補正
データかを示し、必要に応じて位相補正を行う第２のラ
ッチ回路２５かものデータを制御して２次ループの第２
のフィルタ３に加える。

上述した回路の特徴はデジタルＰＬＬ回路の入出力ｆｉ
ｎ、ｆｏｕｔ　　間の位相差が小さく安定している時、
２次ループ入力制御回路１６の制御ゲート回路２６が第
２のラッチ回路２５のデータをそのまメ２次ループ１４
のフィルター３へ送るようにすることで、位相差補正回
路］５及び２次ループ入力制御回路１６が存在しないの
と同じ状態（ｃ−ｅ　、　ｄ　＝　ｆの状態ンにするこ
とができるため、デジタルＰＬＬ回路の安定性を保持し
たまま位相の引込み速度を早（することができる点にあ
る。

第３図は上述した実施例の具体的構成例で、入出力信号
の周波数差（ｆｉｎ−ｆｏｕｔ　）のために位相の回転
が生じている時、その回転方向を検知し、その位相差が
＋１８０°から一１８０°へ変化するとき、または−１
８０°から＋１８０°へ変化するときに第２のフィルタ
３へ渡す値の符号ｂｉｔの正から負へまたは負から正へ
の変化を遅らせることにより順方向の補正量を増やし、
逆方向の補正量を減らすようにしてデジタルＰＬＬ回路
の引込み時間を短縮することを目的としている。

第３図において、状態判別回路２１は大小比較回路３１
によって構成され、また制御回路２６はデイレイ回路３
５、インバータ回路３６．４０、アンド回路３７．３８
．４１．４２、オア回路３９により構成されている。

位相比較器１の出力パルスａ、ｂはアップ・ダウンカウ
ンタ２０によってカウントサれ、そのカウント結果Ｑは
大小比較回路３１に渡され、大小比較回路３１にはあら
かじめ一定値Ｋが設定されており、この値にとカウンタ
からの値ＩＱＩとの大小比較を行う。

大小比較の結果、出力ＩＱＩがｌ　Ｑ　ｌ　＞Ｋのとき
「ＨｉｇｈＪ、ＩＱＩ≦にのとき「Ｌｏｗ」　　となり
、第１のラッチ回路２２にその値が保持される。

一方、２次ループ入力制御回路１６では第１のラッチ回
路２２に保持された値に基づいて第２のフィルター３へ
入力されるデータの符号を遅らせるかどうかの判定を行
う。

（］０） 第１のフィルター２から出力されるパルスＣ９ｄが第２
のラッチ回路２５に渡され、第２のラッチ回路２５では
渡された値を符号と絶対値に分けられ、符号はデイレイ
回路３５に渡され、絶対値はパルス列としてアンド回路
４２に渡される。第２のフィルター３への出力制御に第
２のランチ回路２５からの符号出力をそのまま使うが、
デイレイ回路３５によって遅らせられた符号出力を使う
かは第１のラッチ回路２２の内容により決定させられる
。

第１のラッチ回路２２の内容がｊ’−Ｈｉｇｈｊであれ
ば遅らせられた符号が第１のラッチ回路２２の内容が「
Ｌｏｗｊ　　であれば第２のラッチ回路２５の符号出力
が選択される。そして選択された符号により第２のフィ
ルター３への補正パルスの出力が行われる。

第４図はｍ　＝　ｎ　＝　１で、位相差が９０°以上の
時、ｇの値がｌ−ＨｉｇｈＪになるようＫの値が設定さ
れている場合のタイミングチャートを示し、第５図はｆ
ｏｕｔ）ｆｉｎの場合のｆｉｎとｆｏｕｔの位相差の変
化を示す。位相差が＋１８０°から一１８０°へ変化す
るとき（ａ）、すなわち補正が順方向から逆方向へ変化
するとき、補正量が最大になっている。

補正量が最大になっているところで補正の方向の変化、
すなわち、順方向から逆方向への変化を遅らせることに
より順方向の補正量を増やしくｆ）、逆方向の補正量を
減らすことにより（ｅｌ、デジタルＰＬＬの引込み時間
の短縮を行うものである。

〔発明の効果〕

以上説明したように本発明によれば位相差監視回路及び
２次ループ入力制御回路によりデジタルＰＬＬ回路の引
込み時間を短縮することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すブロック図
、第３図は該実施例の主要部の具体的構成例を示すブロ
ック図、第４図はその動作説明用タイミングチャート、
第５図は入力デジタル信号の位相差の変化を示す図、第
６図は従来のデジタルＰＬＬ回路の一例を示すブロック
図、第７図はその動作説明図、第８図は上記回路におけ
る入力周波数ｆｉｎと定常位相差の関係を示す図、第９
図は上記回路における入力デジタル信号の位相差の変化
を示す図である。 １・・・位相比較回路、１３・・・１次ループ、１４・
・・２次ループ、１５・・・位相監視回路、１６・・・
２次ループ入力制御回路。 第１図

Claims (1)

【特許請求の範囲】
1. 入力デジタル信号と出力デジタル信号との位相をデジタ
   ル的に比較して得られた位相差量に応じて内部クロック
   に所定周期で１パルス追加または削除することにより出
   力デジタル信号の位相補正を行なう１次ループと２次ル
   ープを有し追加または削除された内部クロックを分周し
   たものを上記出力デジタル信号として供給するＰＬＬ回
   路において、上記位相比較に応答して１次ループにおけ
   る位相差の変化を観測し、位相の回転方向および位相差
   量を検知する位相差監視回路と、該回路の出力に応じて
   １次ループから２次ループへの入力を制御して位相差量
   が規定値以上のときに、１次ループへの補正量を増減さ
   せることを特徴とするデジタルＰＬＬ回路。