JPH01180625A - 速度変換回路 - Google Patents
速度変換回路Info
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- JPH01180625A JPH01180625A JP400688A JP400688A JPH01180625A JP H01180625 A JPH01180625 A JP H01180625A JP 400688 A JP400688 A JP 400688A JP 400688 A JP400688 A JP 400688A JP H01180625 A JPH01180625 A JP H01180625A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
エラステインクストアを利用して入力データの速度を変
換して出力する速度変換回路に関し、少ない制御信号数
で多数のエラスティックストアを必要とするデータの速
度変換処理することが可能な速度変換回路の提供を目的
とし、フレーム単位の入力データを格納するための格納
素子を並列に接続し、入力データが有する伝送速度で書
込むデータ格納手段と、データ格納手段に対する該入力
データの書込みのアクセスと書込み速度の制御と、デー
タ格納手段に格納しているデータの読出しのアクセスと
読出し速度を書込み速度と異なる速度に変換するための
制御信号を発生する制御手段と、制御手段からの制御信
号によりデータ格納手段内格納素子に対するデータ書込
みアクセスと読出しアクセスとを切り替える書込み／読
出し切替制御手段とを備え構成する。
換して出力する速度変換回路に関し、少ない制御信号数
で多数のエラスティックストアを必要とするデータの速
度変換処理することが可能な速度変換回路の提供を目的
とし、フレーム単位の入力データを格納するための格納
素子を並列に接続し、入力データが有する伝送速度で書
込むデータ格納手段と、データ格納手段に対する該入力
データの書込みのアクセスと書込み速度の制御と、デー
タ格納手段に格納しているデータの読出しのアクセスと
読出し速度を書込み速度と異なる速度に変換するための
制御信号を発生する制御手段と、制御手段からの制御信
号によりデータ格納手段内格納素子に対するデータ書込
みアクセスと読出しアクセスとを切り替える書込み／読
出し切替制御手段とを備え構成する。
本発明は、エラスティックストアを利用して入力データ
の速度を変換して出力する速度変換回路に関する。
の速度を変換して出力する速度変換回路に関する。
例えば、ディジタル伝送系にあって１次群伝送路へ接続
するように多重化したデータを、更に大きな伝送容量の
伝送路へ接続するために多重化する時、１次群伝送速度
から速度変換して大きな伝送容量の伝送速度とする処理
が行われる。
するように多重化したデータを、更に大きな伝送容量の
伝送路へ接続するために多重化する時、１次群伝送速度
から速度変換して大きな伝送容量の伝送速度とする処理
が行われる。
かかる処理は通常フレーム単位に処理されているが、こ
の１フレームの容量が大きい場合速度変換を制御するた
めに多くの制御信号を必要とする場合があり、かかる処
理をより簡易な制御信号のもとに処理することは、制御
手段を簡易に構成する上で必要となる。
の１フレームの容量が大きい場合速度変換を制御するた
めに多くの制御信号を必要とする場合があり、かかる処
理をより簡易な制御信号のもとに処理することは、制御
手段を簡易に構成する上で必要となる。
第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図をそれぞれ示す。
におけるタイムチャートを説明する図をそれぞれ示す。
第４図に示す従来例の速度変換回路は、所定記憶容量を
有する２つのエラスティックストア部（以下ＥＳ部と称
する＞ ｌａ、ｌｂと、この２つの８３部１ａ、 ｌｂ
を交互に選択し使用するための書込み用セレクタ回路（
ＳＥＬ）４ａと、同じ（２つのＥＳ部１ａ、 ｌｂを交
互に選択し使用するための読出し用セレクタ回路（ＳＥ
Ｌ） ４ｂと、書込み用セレクタ回路（ＳＥＬ）４ａ
、読出し用セレクタ回路（ＳＥＬ）４ｂの切り替え制御
信号Ｗ！ＩＥＬ ＊ Ｒ５ＥＬと、ＥＳ部１ａ、 ｌｂ
に対するデータ書込み／読出し用制御信号ＷＲ，Ｗｉ、
ＲＲ，Ｒｔ、ｃｓ。
有する２つのエラスティックストア部（以下ＥＳ部と称
する＞ ｌａ、ｌｂと、この２つの８３部１ａ、 ｌｂ
を交互に選択し使用するための書込み用セレクタ回路（
ＳＥＬ）４ａと、同じ（２つのＥＳ部１ａ、 ｌｂを交
互に選択し使用するための読出し用セレクタ回路（ＳＥ
Ｌ） ４ｂと、書込み用セレクタ回路（ＳＥＬ）４ａ
、読出し用セレクタ回路（ＳＥＬ）４ｂの切り替え制御
信号Ｗ！ＩＥＬ ＊ Ｒ５ＥＬと、ＥＳ部１ａ、 ｌｂ
に対するデータ書込み／読出し用制御信号ＷＲ，Ｗｉ、
ＲＲ，Ｒｔ、ｃｓ。
ＷＣＬＫ ｒ ＲＣＬＫを送出する制御部３とからなっ
ている。
ている。
尚、制御部３は入力データ■が入力したことを確認する
データ検出回路３１と、 データ検出回路３１からの検出信号により切り替え制御
信号ｗ、ＥＬＩ ＲｌＥＬ及びライトクロックＷＣＬ
ＩＩ■、リードクロックＲｅ□■を送出する第１の制御
信号発生回路３２と、 書込み用セレクタ回路（Ｓｔ！Ｌ） ４ａへ送出する制
御信号■（ライトリセット信号ＷＲ，インヒビフト信号
Ｗ ｉ 、〜Ｗ ｉ 、等からなる）を送出する第２の
制御信号発生回路３３と、 読出し用セレクタ回路（ＳＥＬ） ４ｂへ送出する制御
信号■′ （リードリセット信号ＲＲ，インヒビット信
号Ｒ１，〜Ｒ！ ４ ｒ チップセレクト信号Ｃ８１〜
Ｃ５４等からなる）を送出する第３の制御信号発生回路
３４とを具備して構成されている。
データ検出回路３１と、 データ検出回路３１からの検出信号により切り替え制御
信号ｗ、ＥＬＩ ＲｌＥＬ及びライトクロックＷＣＬ
ＩＩ■、リードクロックＲｅ□■を送出する第１の制御
信号発生回路３２と、 書込み用セレクタ回路（Ｓｔ！Ｌ） ４ａへ送出する制
御信号■（ライトリセット信号ＷＲ，インヒビフト信号
Ｗ ｉ 、〜Ｗ ｉ 、等からなる）を送出する第２の
制御信号発生回路３３と、 読出し用セレクタ回路（ＳＥＬ） ４ｂへ送出する制御
信号■′ （リードリセット信号ＲＲ，インヒビット信
号Ｒ１，〜Ｒ！ ４ ｒ チップセレクト信号Ｃ８１〜
Ｃ５４等からなる）を送出する第３の制御信号発生回路
３４とを具備して構成されている。
Ｅ Ｓ 部１ａ、 ｌｂ 共に４つのエラスティックメ
モリ（ＥＳ）Ａ、〜Ａ、、Ｂ、〜Ｂ４で構成し、これは
一般に入力データ■の１フレ一ム分の容量に相当する。
モリ（ＥＳ）Ａ、〜Ａ、、Ｂ、〜Ｂ４で構成し、これは
一般に入力データ■の１フレ一ム分の容量に相当する。
又、ＥＳＡＩ〜Ａ、、Ｂｌ〜Ｂ４へのデータ書込みを最
初例えばＥＳ部１ａで行うと、次は８３部１ｂへ書込む
と言うように交互に書込み処理を行うことになる。
初例えばＥＳ部１ａで行うと、次は８３部１ｂへ書込む
と言うように交互に書込み処理を行うことになる。
更に、出力データ■の読出しも書込みの場合と同様に８
３部１ａから最初行うと、次に８３部１ｂからの読出し
処理を行うことになる。その状況を第５図に示す。
３部１ａから最初行うと、次に８３部１ｂからの読出し
処理を行うことになる。その状況を第５図に示す。
即ち、ＥＳ部１ａへの入力データ■の書込みは、ライト
リセット信号ＷＲ（Ａ側）がＥＳＡ、〜Ａ４のＷＲ端子
送出される。
リセット信号ＷＲ（Ａ側）がＥＳＡ、〜Ａ４のＷＲ端子
送出される。
同時に、ＥＳＡ１に対応するＡ側のインヒビット端子Ｗ
ｉ、へのライトセレクト信号Ｗ、、Ｌがオンの期間に書
込みが行われ、次にＥＳＡ２へ書込んで行き最終的にＥ
ＳＡ４まで順次書込み、ＥＳ部１ａへの書込みが終わる
と次に同様の方法で８３部１ｂへ書込まれることになる
。
ｉ、へのライトセレクト信号Ｗ、、Ｌがオンの期間に書
込みが行われ、次にＥＳＡ２へ書込んで行き最終的にＥ
ＳＡ４まで順次書込み、ＥＳ部１ａへの書込みが終わる
と次に同様の方法で８３部１ｂへ書込まれることになる
。
次に、ＥＳ部１ａ、 ｌｂから出力データ■の読出しを
行う場合は、第５図の括弧で示す制御信号に基づきそれ
ぞれ８３部１ａから８３部１ｂへ順次処理されて行（。
行う場合は、第５図の括弧で示す制御信号に基づきそれ
ぞれ８３部１ａから８３部１ｂへ順次処理されて行（。
尚、１フレ一ム分のデータ容量が大きい場合は、ＥＳ部
１ａ、 ｌｂ内のＥＳ数を増すことにより対応する。こ
の場合は、各ＥＳに対応する制御信号数も同時に増やす
ことになる。
１ａ、 ｌｂ内のＥＳ数を増すことにより対応する。こ
の場合は、各ＥＳに対応する制御信号数も同時に増やす
ことになる。
又、書込み制御及び読出し制御をＥＳ部１ａとＥＳ部ｔ
ｂとに切替える場合には、書込み用セレクタ回路（ＳＥ
Ｌ）４ａと読出し用セレクタ回路（ＳＥＬ） ４ｂの切
り替えにより行われる。
ｂとに切替える場合には、書込み用セレクタ回路（ＳＥ
Ｌ）４ａと読出し用セレクタ回路（ＳＥＬ） ４ｂの切
り替えにより行われる。
上述のように、従来の速度変換回路にあってはフレーム
単位に２面切り替えを行い、１個のＥＳの容量以上のデ
ータを処理する場合、複数のＥＳに直列にそのデータを
書込み、更に読出しを行っている。
単位に２面切り替えを行い、１個のＥＳの容量以上のデ
ータを処理する場合、複数のＥＳに直列にそのデータを
書込み、更に読出しを行っている。
この場合、ＥＳの数が増えれば増える程それぞれのデー
タ書込み及び読出しのための制御信号が対応して必要に
なる。
タ書込み及び読出しのための制御信号が対応して必要に
なる。
本発明は、少ない制御信号数で多数のＥＳを必要とする
データの速度変換処理することが可能な速度変換回路の
提供を目的とする。
データの速度変換処理することが可能な速度変換回路の
提供を目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の速度変換回路１００の原理ブロッ
ク図中の１０はフレーム単位の入力データ■を格納する
ための格納素子を並列に接続し、入力データ■が有する
伝送速度で書込むデータ格納手段であり、 ３０はデータ格納手段１０に対する該入力データ■の書
込みのアクセスと書込み速度の制御と、データ格納手段
ＩＯに格納しているデータの読出しのアクセスと読出し
速度を書込み速度と異なる速度に変換するための制御信
号を発生する制御手段であり・ ４０は制御手段３０からの制御信号によりデータ格納手
段ｌＯ内格納素子に対するデータの書込みアクセスと読
出しアクセスとを切り替える書込み／読出し切替制御手
段であり、かかる手段を具備することにより本問題点を
解決するための手段とする。
ク図中の１０はフレーム単位の入力データ■を格納する
ための格納素子を並列に接続し、入力データ■が有する
伝送速度で書込むデータ格納手段であり、 ３０はデータ格納手段１０に対する該入力データ■の書
込みのアクセスと書込み速度の制御と、データ格納手段
ＩＯに格納しているデータの読出しのアクセスと読出し
速度を書込み速度と異なる速度に変換するための制御信
号を発生する制御手段であり・ ４０は制御手段３０からの制御信号によりデータ格納手
段ｌＯ内格納素子に対するデータの書込みアクセスと読
出しアクセスとを切り替える書込み／読出し切替制御手
段であり、かかる手段を具備することにより本問題点を
解決するための手段とする。
フレーム単位の入力データ■をデータ格納手段ＩＯを構
成する格納素子の個数分パラレルに変換して各々の格納
素子に対して並列に入力する。
成する格納素子の個数分パラレルに変換して各々の格納
素子に対して並列に入力する。
一方、制御手段３０は格納素子の個数分分周したクロッ
ク■、■等の制御信号や書込み／読出し切替制御手段４
０を介して出力される書込み制御信号■、読出し制御信
号■等を各格納素子に対して送出する。
ク■、■等の制御信号や書込み／読出し切替制御手段４
０を介して出力される書込み制御信号■、読出し制御信
号■等を各格納素子に対して送出する。
これらの制御信号■〜■は、各格納素子に対して共通に
使用するように接続して入力データ■の書込みの場合と
読出しの場合は、書込み／読出し切替制御手段４０を介
して切替えるように速度変換回路１００を構成すること
により、少ない制御信号数で多数の格納素子に対する入
力データ■の書込み、読出し制御が可能となる。
使用するように接続して入力データ■の書込みの場合と
読出しの場合は、書込み／読出し切替制御手段４０を介
して切替えるように速度変換回路１００を構成すること
により、少ない制御信号数で多数の格納素子に対する入
力データ■の書込み、読出し制御が可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。
第２図に示す実施例は第１図で説明したデータ格納手段
１０として、第４図で説明したのと同様なＥＳ部１ａ、
ｌｂと、シリアルに伝送されて来る入力データ■をパ
ラレル（ＥＳ部１ａ、 Ｉｂを構成するＥＳの数分）に
変換するＳ／Ｐ変換回路１５と、ＥＳ部１ａ、ｌｂから
読出したパラレルデータをシリアルデータに変換するＰ
／Ｓ変換回路１６及びＮＯＴ回路１７．１８からなるデ
ータ格納部１０ａ、制御手段３０として、ＥＳ部１ａ、
ｌｂに対するデータの書込み制御及び読出し制御用信号
を発生するために入力データ■が入力したことを検出す
るデータ検出回路３１と、データ検出回路３１からの検
出信号によりＢＳ部１ａ、 ｌｂの書込み、読出しの切
り替え制御信号ｗ、！Ｌ＋ Ｒ５ＥＬ及びライトクロ
ックＷｃＬに、リードクロックＲＣＬＫを送出する制御
信号発生口Ｐｔ３５と、ライトリセット信号ＷＲを送出
する制御信号発生口、路３６と、リードリセット信号Ｒ
Ｒ，チップセレクト信号Ｃ８゛を送出する制御信号発生
回路３７とからなる制御部３０ａ、書込み／読出し切替
制御手段４０として、ライＩ・リセット信号ＷＲ及びリ
ードリセット信号ＲＲ。
１０として、第４図で説明したのと同様なＥＳ部１ａ、
ｌｂと、シリアルに伝送されて来る入力データ■をパ
ラレル（ＥＳ部１ａ、 Ｉｂを構成するＥＳの数分）に
変換するＳ／Ｐ変換回路１５と、ＥＳ部１ａ、ｌｂから
読出したパラレルデータをシリアルデータに変換するＰ
／Ｓ変換回路１６及びＮＯＴ回路１７．１８からなるデ
ータ格納部１０ａ、制御手段３０として、ＥＳ部１ａ、
ｌｂに対するデータの書込み制御及び読出し制御用信号
を発生するために入力データ■が入力したことを検出す
るデータ検出回路３１と、データ検出回路３１からの検
出信号によりＢＳ部１ａ、 ｌｂの書込み、読出しの切
り替え制御信号ｗ、！Ｌ＋ Ｒ５ＥＬ及びライトクロ
ックＷｃＬに、リードクロックＲＣＬＫを送出する制御
信号発生口Ｐｔ３５と、ライトリセット信号ＷＲを送出
する制御信号発生口、路３６と、リードリセット信号Ｒ
Ｒ，チップセレクト信号Ｃ８゛を送出する制御信号発生
回路３７とからなる制御部３０ａ、書込み／読出し切替
制御手段４０として、ライＩ・リセット信号ＷＲ及びリ
ードリセット信号ＲＲ。
チップセレクト信号Ｃ８を２３部１ａとＥＳ部１ｂに対
して切り替えるセレクタ回路４０ａ 、 ４０ｂから構
成した速度変換回路１００ａの例である。
して切り替えるセレクタ回路４０ａ 、 ４０ｂから構
成した速度変換回路１００ａの例である。
本実施例における２３部１ａ、 ｌｂに対する入力デー
タ■の書込み及び読出しは、２３部１ａ、 ｌｂ内全Ｅ
ＳＡ、〜Ａ４．Ｂ、〜Ｂ４に対して並列に行われる。
タ■の書込み及び読出しは、２３部１ａ、 ｌｂ内全Ｅ
ＳＡ、〜Ａ４．Ｂ、〜Ｂ４に対して並列に行われる。
即ち、２３部１ａに対するライト及びリードインヒピン
ト用のライト／リードセレクタ信号Ｗ、、。
ト用のライト／リードセレクタ信号Ｗ、、。
ＲＳＥＬは、並列に全ＥＳＡ、〜Ａ４に接続し共用され
る。
る。
同様にＥＳ部１ｂに対するライト及びリードインヒピッ
ト用のライト／リードセレクタ信号Ｗ、ＥＬ。
ト用のライト／リードセレクタ信号Ｗ、ＥＬ。
ＲＳＥＬは、２３部１ａに対するライト及びリードイン
ヒピット用のライト／リードセレクタ信号Ｗ、ＥＬ、Ｒ
３ＥＬをＮＯＴ回路１７．１８を介して並列に全ＥＳＢ
、〜Ｂ４に接続し共用される。
ヒピット用のライト／リードセレクタ信号Ｗ、ＥＬ、Ｒ
３ＥＬをＮＯＴ回路１７．１８を介して並列に全ＥＳＢ
、〜Ｂ４に接続し共用される。
又、ライトクロックＷｃＬに■、リードクロックＲＣＬ
Ｋ■は２３部１ａ、ｌｂ内全Ｅ Ｓ Ａｚ 〜Ａ４．
Ｂ ｒ〜Ｂ、に対して並列に接続され、ライトリセット
信号ＷＲ及びリードリセット信号ＲＲ，チップセレクト
信号Ｃ３は、セレクタ回路４０ａ、４０ｂを介して２３
部１ａとＥＳ部１ｂに対して切替えられ、切替えられた
後のＥＳＡＩ〜Ａ４及びＥ Ｓ Ｂ ＋〜Ｂ４に対して
は並列に接続される。
Ｋ■は２３部１ａ、ｌｂ内全Ｅ Ｓ Ａｚ 〜Ａ４．
Ｂ ｒ〜Ｂ、に対して並列に接続され、ライトリセット
信号ＷＲ及びリードリセット信号ＲＲ，チップセレクト
信号Ｃ３は、セレクタ回路４０ａ、４０ｂを介して２３
部１ａとＥＳ部１ｂに対して切替えられ、切替えられた
後のＥＳＡＩ〜Ａ４及びＥ Ｓ Ｂ ＋〜Ｂ４に対して
は並列に接続される。
このように構成される本実施例の速度変換回路１００ａ
への入力データ■は、フレーム単位のデータ容量で伝送
されて来、これを２３部１ａ、 ｌｂ内のＢＳ数に対応
する個数のパラレルデータにＳ／Ｐ変換回路１５にて変
換される。
への入力データ■は、フレーム単位のデータ容量で伝送
されて来、これを２３部１ａ、 ｌｂ内のＢＳ数に対応
する個数のパラレルデータにＳ／Ｐ変換回路１５にて変
換される。
従って、本実施例のライトクロックＷＣＬＫ■。
リードクロックＲＣＬＫ■は図示省略した回路にてＥＳ
の個数分に分周したものとなっている。
の個数分に分周したものとなっている。
又、ライトリセットＷＲ■はセレクタ回路４０ａにて切
り替えられながら第３図に示すように、このライトリセ
ットＷＲ■のタイミングで２３部１ａ及びＥＳ部ｌｂ内
全ＥＳに対して同時にパラレルデータが書込まれる。
り替えられながら第３図に示すように、このライトリセ
ットＷＲ■のタイミングで２３部１ａ及びＥＳ部ｌｂ内
全ＥＳに対して同時にパラレルデータが書込まれる。
一方、２３部１ａ及びＢＳ部ｌｂ内ＥＳからデータを読
出す場合もセレクタ回路４０ｂにて２３部１ａ及びＥＳ
部１ｂに切り替えられながら同時にパラレルデータが読
出され、これをＰ／Ｓ変換回路１６にてシリアルデータ
に変換してリードクロツタＲＣＬＸ■のタイミングに速
度変換して図示してない次の回路へ伝送される。
出す場合もセレクタ回路４０ｂにて２３部１ａ及びＥＳ
部１ｂに切り替えられながら同時にパラレルデータが読
出され、これをＰ／Ｓ変換回路１６にてシリアルデータ
に変換してリードクロツタＲＣＬＸ■のタイミングに速
度変換して図示してない次の回路へ伝送される。
上述のように制御することにより、ライト及びリードイ
ンヒビット用のライト／リードセレクタ信号ＷＳｔＬ、
Ｒ５゜、チップセレクト信号Ｃ８がそれぞれ２３部１ａ
及びＥＳ部１ｂ内全ＥＳに対して共通に使用可能なため
、全体の制御信号の数を大幅に削減することが可能とな
る。
ンヒビット用のライト／リードセレクタ信号ＷＳｔＬ、
Ｒ５゜、チップセレクト信号Ｃ８がそれぞれ２３部１ａ
及びＥＳ部１ｂ内全ＥＳに対して共通に使用可能なため
、全体の制御信号の数を大幅に削減することが可能とな
る。
以上のような本発明によれば、ＢＳに対する制御信号の
簡易化が図れる速度変換回路を提供することが出来る。
簡易化が図れる速度変換回路を提供することが出来る。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 ｌａ、ｌｂはＥＳ部、 ３ 、３０ａは制御部、
４ａ、４ｂ、４０ａ、４０ｂはセレクタ回路、１０はデ
ータ格納手段、 １０ａはデータ格納部、１５はＳ／
Ｐ変換回路、 １６はＰ／Ｓ変換回路、１７、１８は
ＮＯＴ回路、 ３０は制御手段、３１はデータ検出回
路、 ３２は第１の制御信号発生回路、 ３３は第２の制御信号発生回路、 ３４は第３の制御信号発生回路、 ３５〜３７は制御信号発生回路、 ４０は書込み／読出し切替制御手段、 ニー、−−−１−−一１１．−一−−−−１−−−−−
−−−−−−−−−一−−−−−−１−−−、−−−−
−１−１−８，−−−−１，−一−１１，−−−−−−
一−，−−−−−、−−一、−−−−、−，−，−−−
，。 本発明の詳細な説明するブロック図 第１図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 ｌａ、ｌｂはＥＳ部、 ３ 、３０ａは制御部、
４ａ、４ｂ、４０ａ、４０ｂはセレクタ回路、１０はデ
ータ格納手段、 １０ａはデータ格納部、１５はＳ／
Ｐ変換回路、 １６はＰ／Ｓ変換回路、１７、１８は
ＮＯＴ回路、 ３０は制御手段、３１はデータ検出回
路、 ３２は第１の制御信号発生回路、 ３３は第２の制御信号発生回路、 ３４は第３の制御信号発生回路、 ３５〜３７は制御信号発生回路、 ４０は書込み／読出し切替制御手段、 ニー、−−−１−−一１１．−一−−−−１−−−−−
−−−−−−−−−一−−−−−−１−−−、−−−−
−１−１−８，−−−−１，−一−１１，−−−−−−
一−，−−−−−、−−一、−−−−、−，−，−−−
，。 本発明の詳細な説明するブロック図 第１図
Claims (1)
- 【特許請求の範囲】 フレーム単位の入力データ（［１］）を格納するため
の格納素子を並列に接続し、前記入力データ（［１］）
が有する伝送速度で書込むデータ格納手段（１０）と、 前記データ格納手段（１０）に対する該入力データ（１
）の書込みのアクセスと書込み速度の制御と、前記デー
タ格納手段（１０）に格納しているデータの読出しのア
クセスと読出し速度を前記書込み速度と異なる速度に変
換するための制御信号（［５］〜［７］）を発生する制
御手段（３０）と、 前記制御手段（３０）からの該制御信号（［７］）によ
り前記データ格納手段（１０）内格納素子に対するデー
タ書込みアクセスと読出しアクセスとを切り替える書込
み／読出し切替制御手段（４０）とを備えたことを特徴
とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP400688A JPH01180625A (ja) | 1988-01-12 | 1988-01-12 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP400688A JPH01180625A (ja) | 1988-01-12 | 1988-01-12 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180625A true JPH01180625A (ja) | 1989-07-18 |
Family
ID=11572896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP400688A Pending JPH01180625A (ja) | 1988-01-12 | 1988-01-12 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180625A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077237A (ja) * | 1983-10-04 | 1985-05-01 | Fujitsu Ltd | バツフア・メモリ制御回路 |
| JPS60107796A (ja) * | 1983-11-16 | 1985-06-13 | Sony Corp | ダイナミツクメモリの制御回路 |
| JPS61138330A (ja) * | 1984-12-10 | 1986-06-25 | Matsushita Electric Ind Co Ltd | バツフア回路 |
| JPS6214226A (ja) * | 1985-07-12 | 1987-01-22 | Hitachi Ltd | 半導体メモリ装置 |
-
1988
- 1988-01-12 JP JP400688A patent/JPH01180625A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077237A (ja) * | 1983-10-04 | 1985-05-01 | Fujitsu Ltd | バツフア・メモリ制御回路 |
| JPS60107796A (ja) * | 1983-11-16 | 1985-06-13 | Sony Corp | ダイナミツクメモリの制御回路 |
| JPS61138330A (ja) * | 1984-12-10 | 1986-06-25 | Matsushita Electric Ind Co Ltd | バツフア回路 |
| JPS6214226A (ja) * | 1985-07-12 | 1987-01-22 | Hitachi Ltd | 半導体メモリ装置 |
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