JPS6077237A - バツフア・メモリ制御回路 - Google Patents
バツフア・メモリ制御回路Info
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- JPS6077237A JPS6077237A JP58185547A JP18554783A JPS6077237A JP S6077237 A JPS6077237 A JP S6077237A JP 58185547 A JP58185547 A JP 58185547A JP 18554783 A JP18554783 A JP 18554783A JP S6077237 A JPS6077237 A JP S6077237A
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- JP
- Japan
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- data
- ram
- write
- memory
- end signal
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）９発明の技術分野
方式はバッファ・メモリ制御回路に係り、特に不連続信
号を連続信号として定速度で出力するバッファ・メモリ
制御回路に関するものである。
号を連続信号として定速度で出力するバッファ・メモリ
制御回路に関するものである。
（ｂ）、従来技術と問題点
従来技術によると、画像信号の帯域圧縮装置等に於いて
使用するダブル・バッファ・メモリ回路は２組のメモリ
を用意し、此れを外部切替信号により切り替えて使用し
、切り替えに伴うデータの押し込み（書込み終了後は、
書込めクロックが入力されない為入力レジスタにデータ
が残っているので此れをＲＡＭに書き込む必要がある）
操作、及び先読み（データを外部に送出する為の準備）
操作を外部切替信号により駆動している。
使用するダブル・バッファ・メモリ回路は２組のメモリ
を用意し、此れを外部切替信号により切り替えて使用し
、切り替えに伴うデータの押し込み（書込み終了後は、
書込めクロックが入力されない為入力レジスタにデータ
が残っているので此れをＲＡＭに書き込む必要がある）
操作、及び先読み（データを外部に送出する為の準備）
操作を外部切替信号により駆動している。
外部切替信号は押し込み操作を行う為にメモリ切り替え
タイミングより先行し、メモリ切り替えには外部切替信
号を待避させる。
タイミングより先行し、メモリ切り替えには外部切替信
号を待避させる。
一般にバッファ・メモリ回路はＲＡＭを使用し、其の入
力側に入力レジスタ、出力側に出力レジスタを用意し、
入力データは此の入力レジスタに一旦記憶してからＲＡ
Ｍに収容し、ＲＡＭから一旦出力レジスタに出力してか
ら外部に出力する。
力側に入力レジスタ、出力側に出力レジスタを用意し、
入力データは此の入力レジスタに一旦記憶してからＲＡ
Ｍに収容し、ＲＡＭから一旦出力レジスタに出力してか
ら外部に出力する。
此の入力レジスタに最後に残ったデータをＲＡＭに入力
することをデータの押し込み、出力レジス夕に最初にＲ
ＡＭからデータを出力することをデータの先読みと称し
ている。
することをデータの押し込み、出力レジス夕に最初にＲ
ＡＭからデータを出力することをデータの先読みと称し
ている。
然し此の様な方法は切替信号発生回路がバッファ・メモ
リ回路のハート構成に依存したタイミング発生を行うご
とを必要とし、バッファ・メモリ回路に於いてもメモリ
切り替えの為の遅延回路を必要とすると云う欠点もある
。
リ回路のハート構成に依存したタイミング発生を行うご
とを必要とし、バッファ・メモリ回路に於いてもメモリ
切り替えの為の遅延回路を必要とすると云う欠点もある
。
（Ｃ１発明の目的
本発明の目的は従来技術の有する」二記の欠点を除去し
、データ書込み側にデータ書込みクロックツタ）に書込
み終了信号を設けることにより回路を小純化し、良好な
バッファ・メモリ制御回路を提供するごとである。
、データ書込み側にデータ書込みクロックツタ）に書込
み終了信号を設けることにより回路を小純化し、良好な
バッファ・メモリ制御回路を提供するごとである。
（ｄ）１発明の構成
上記の目的は本発明によれば、書込み用クロック発生回
路、読め出し用クロック発生回路、切り替えスイッチ及
び前記書込みクロックにより入力データを書込み前記読
み出しクロックにより前記データを読み出す二個のハ・
ノファ・メモリから構成されるバッファ・メモリ制御回
路に於いて、前記切り替えスイッチにより交互に前記二
個のバッファ・メモリを切り替え使用し、書込み終了信
号により前記バッファ・メモリ内で前記データの押し込
み操作を実施した後前記二個のバッファ・メモリを切り
替え使用することを特徴とするバッファ・メモリ制御回
路を提供することにより達成される。
路、読め出し用クロック発生回路、切り替えスイッチ及
び前記書込みクロックにより入力データを書込み前記読
み出しクロックにより前記データを読み出す二個のハ・
ノファ・メモリから構成されるバッファ・メモリ制御回
路に於いて、前記切り替えスイッチにより交互に前記二
個のバッファ・メモリを切り替え使用し、書込み終了信
号により前記バッファ・メモリ内で前記データの押し込
み操作を実施した後前記二個のバッファ・メモリを切り
替え使用することを特徴とするバッファ・メモリ制御回
路を提供することにより達成される。
（ｅ）０発明の実施例
本発明はメモリ切り替えのタイミングが最終書込みデー
タの入力タイミングよりも時間的に遅れることに注目し
、最終書込みデータの入力後、書込み終了を示す信号の
ステータスを変えることで入力レジスタに残っているデ
ータをメモリに書き込むトリガー信号としたものである
。
タの入力タイミングよりも時間的に遅れることに注目し
、最終書込みデータの入力後、書込み終了を示す信号の
ステータスを変えることで入力レジスタに残っているデ
ータをメモリに書き込むトリガー信号としたものである
。
第１図は本発明の一実施例を示すブロック図である。図
中、ＭＥＭ−１、ＭＥＭ−２は夫々１フレ一ム分のメモ
リ、Ｗ−ＣＬＫ−ＧＥＮは書込み用クロ、り発生回路、
Ｒ−ＣＬ Ｋ −Ｇ Ｅ Ｎは読み出し用クロック発生
回路、ＳＷは切り替えスイッチ、ＩＮはデータ入力端子
、ＯＵＴはデータ出力端子、ｄ１瑞子は書込みクロック
入力端子、ｂ端子は読み出しクロック入力端子、Ｃ端子
は書込み終了信号が印加する端子、ｄ端子はメモリ切り
替え信号が印加する端子である。
中、ＭＥＭ−１、ＭＥＭ−２は夫々１フレ一ム分のメモ
リ、Ｗ−ＣＬＫ−ＧＥＮは書込み用クロ、り発生回路、
Ｒ−ＣＬ Ｋ −Ｇ Ｅ Ｎは読み出し用クロック発生
回路、ＳＷは切り替えスイッチ、ＩＮはデータ入力端子
、ＯＵＴはデータ出力端子、ｄ１瑞子は書込みクロック
入力端子、ｂ端子は読み出しクロック入力端子、Ｃ端子
は書込み終了信号が印加する端子、ｄ端子はメモリ切り
替え信号が印加する端子である。
第２図は第１図の動作を説明するタイム・チャートであ
る。
る。
以下図に従って本発明の詳細な説明する。
今ｄ端子にメモリ切り替え信号が印加し、メモリＭＥＭ
−１がデータ入力端子ＩＮに接続され、メモリＭＥＭ−
２がデータ出力端子ＯＵＴに接続されるものとする（第
２図の（］）に示す）。
−１がデータ入力端子ＩＮに接続され、メモリＭＥＭ−
２がデータ出力端子ＯＵＴに接続されるものとする（第
２図の（］）に示す）。
書込み側では、書込み用クロック発生回路Ｗ−ＣＬ Ｋ
−Ｇ Ｅ Ｎ出力の書込みクロックにより入力データ
はメモリＭＥＭ−１に書き込まれる（第２図の（２）及
び（３）に示す）。
−Ｇ Ｅ Ｎ出力の書込みクロックにより入力データ
はメモリＭＥＭ−１に書き込まれる（第２図の（２）及
び（３）に示す）。
尚メモリＭＥＭ−１及び２は夫々入力レジスタ、ＲＡＭ
及び山刃レジスタから構成されており、書込みの時は入
力レジスタ経由ＲＡＭに書込み、読め出しの時はＲＡＭ
から出力レジスタを経由して出力する。
及び山刃レジスタから構成されており、書込みの時は入
力レジスタ経由ＲＡＭに書込み、読め出しの時はＲＡＭ
から出力レジスタを経由して出力する。
書込み終了後書込み終了信号がＣ端子に印加される（第
２図の（４）に示す）と、ダミー・クロックが発生しく
第２図の（５）に示す）、メモリＭＥＭ−１内の入力レ
ジスタ中に残っている最後のデータをＲＡＭに書き込む
（押し込み）。
２図の（４）に示す）と、ダミー・クロックが発生しく
第２図の（５）に示す）、メモリＭＥＭ−１内の入力レ
ジスタ中に残っている最後のデータをＲＡＭに書き込む
（押し込み）。
叉読み出し側では、書込み終了信号の立下りによりメモ
リＭＥＭ−２内で読み出しダミー・クロックが発生しく
第２図の（６）に示す）、ＲＡＭから最初に読み出すデ
ータを出力レジスタに引き出しく早読み）、読み出し用
クロック発生回路Ｒ−ＣＩ−に−ＧＥＮ出力の読み出し
用クロックにより順次ＲＡＭ内に記憶されているデータ
を出力レジスタ経由読み出す。
リＭＥＭ−２内で読み出しダミー・クロックが発生しく
第２図の（６）に示す）、ＲＡＭから最初に読み出すデ
ータを出力レジスタに引き出しく早読み）、読み出し用
クロック発生回路Ｒ−ＣＩ−に−ＧＥＮ出力の読み出し
用クロックにより順次ＲＡＭ内に記憶されているデータ
を出力レジスタ経由読み出す。
上記の様に本発明によると、書込み終了信号を付加する
ことにより、所謂押し込み操作をデータの書込み終了後
直ちに実施する為、外部切替信号のタイミングはメモリ
切り替え、先読みタイミングのみを考慮すれば良く、バ
ッファ・メモリはメモリ切り替えに伴う遅延回路を不要
とし従来回路に比し小型となる。
ことにより、所謂押し込み操作をデータの書込み終了後
直ちに実施する為、外部切替信号のタイミングはメモリ
切り替え、先読みタイミングのみを考慮すれば良く、バ
ッファ・メモリはメモリ切り替えに伴う遅延回路を不要
とし従来回路に比し小型となる。
（ｆ）１発明の効果
以上詳細に説明した様に本発明によれば、回路規模を小
さくし、制御回路が単純化出来ると云う大きい効果があ
る。
さくし、制御回路が単純化出来ると云う大きい効果があ
る。
第１図は本発明の一実施例を示すブロック図であり、第
２図は第１図の動作を説明するタイム・チャートである
。 図中、ＭＥＭ−１、ＭＥＭ−２は夫々１フレ一ム分のメ
モリ、Ｗ−ＣＬＫ−ＧＥＮは書込み用クロック発生回路
、Ｒ−ＣＬＫ−ＧＥＮは読み出し用クロック発生回路、
ＳＷは切り替えスイッチ、ＩＮはデータ入力端子、ＯＵ
Ｔはデータ出力端子、ａ端子は書込みクロック入力端子
、ｂ端子は読み出しクロック入力端子、Ｃ端子は書込み
終了信号が印加する端子、ｄ端子はメモリ切り替え信号
が印加する端子である。 （１）− （３） − ↓ ］ ■ ■ 男 ２ 図 第１頁の続き ＠発明者 武 川 直樹 横須賀布拭１丁通信研究所内
２図は第１図の動作を説明するタイム・チャートである
。 図中、ＭＥＭ−１、ＭＥＭ−２は夫々１フレ一ム分のメ
モリ、Ｗ−ＣＬＫ−ＧＥＮは書込み用クロック発生回路
、Ｒ−ＣＬＫ−ＧＥＮは読み出し用クロック発生回路、
ＳＷは切り替えスイッチ、ＩＮはデータ入力端子、ＯＵ
Ｔはデータ出力端子、ａ端子は書込みクロック入力端子
、ｂ端子は読み出しクロック入力端子、Ｃ端子は書込み
終了信号が印加する端子、ｄ端子はメモリ切り替え信号
が印加する端子である。 （１）− （３） − ↓ ］ ■ ■ 男 ２ 図 第１頁の続き ＠発明者 武 川 直樹 横須賀布拭１丁通信研究所内
Claims (1)
- 書込め用クロック発生回路、読み出し用クロ・７り発生
回路、切り替えスイッチ及び前記書込みり１コツクによ
り入力データを書込み前記読み出しクロックにより前記
データを読み出す二個のバッファ・メモリから構成され
るバッファ・メモリ制御回路に於いて、前記切り替えス
イッチにより交互に前記二個のバッファ・メモリを切り
替え使用し、書込み終了信号により前記バッファ・メモ
リ内で「１１１記データの押し込み操作を実施した後前
記二個のバッファ・メモリを切り替え使用することを特
徴とするバッファ・メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185547A JPS6077237A (ja) | 1983-10-04 | 1983-10-04 | バツフア・メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185547A JPS6077237A (ja) | 1983-10-04 | 1983-10-04 | バツフア・メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077237A true JPS6077237A (ja) | 1985-05-01 |
| JPS6323582B2 JPS6323582B2 (ja) | 1988-05-17 |
Family
ID=16172712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185547A Granted JPS6077237A (ja) | 1983-10-04 | 1983-10-04 | バツフア・メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180625A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 速度変換回路 |
-
1983
- 1983-10-04 JP JP58185547A patent/JPS6077237A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180625A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 速度変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323582B2 (ja) | 1988-05-17 |
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