JPH03265239A - クロック乗換え回路 - Google Patents
クロック乗換え回路Info
- Publication number
- JPH03265239A JPH03265239A JP2063273A JP6327390A JPH03265239A JP H03265239 A JPH03265239 A JP H03265239A JP 2063273 A JP2063273 A JP 2063273A JP 6327390 A JP6327390 A JP 6327390A JP H03265239 A JPH03265239 A JP H03265239A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization information
- ram
- data
- port
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
伝送路から受信したデータをメモリを用いて同期をとり
、且つ受信装置側のクロックに同期させる伝送路インタ
フェースに関し、 同期用とクロック乗換え用の２つのメモリを共用するこ
とを目的とし、 同期情報検索結果と受信データを同時に記憶するデュア
ルポートＲＡＭと、ｇｌ ＲＡ Ｍの書込みアドレスを
発生させる第１のアドレス発生器と、該ＲＡＭの読出し
アドレスを発生させる第２のアドレス発生器と、受信デ
ータに挿入されている同期情報ビットの判定を行う同期
情報検索回路を備え、該デュアルポートＲＡＭは、Ａポ
ートとＢボートの２つのボートを有し、Ａボートは同期
検索結果の書込みと読出し及び受信データの書込みを行
い、Ｂポートは受信データの読出しのみを行うように構
成する。
、且つ受信装置側のクロックに同期させる伝送路インタ
フェースに関し、 同期用とクロック乗換え用の２つのメモリを共用するこ
とを目的とし、 同期情報検索結果と受信データを同時に記憶するデュア
ルポートＲＡＭと、ｇｌ ＲＡ Ｍの書込みアドレスを
発生させる第１のアドレス発生器と、該ＲＡＭの読出し
アドレスを発生させる第２のアドレス発生器と、受信デ
ータに挿入されている同期情報ビットの判定を行う同期
情報検索回路を備え、該デュアルポートＲＡＭは、Ａポ
ートとＢボートの２つのボートを有し、Ａボートは同期
検索結果の書込みと読出し及び受信データの書込みを行
い、Ｂポートは受信データの読出しのみを行うように構
成する。
〔産業上の利用分野］
本発明は、伝送路から受信したデータをメモリを用いて
同期をとり、且つ受信装置側のクロックに同期させる伝
送路インタフェースに関する。
同期をとり、且つ受信装置側のクロックに同期させる伝
送路インタフェースに関する。
ディジタル伝送路から受信するデータのフレーム構成例
を第５図に示す。１フレームはフラグビットＦの１ ｂ
ｉｔとデータ１９２ｂｉｔからなり、２４フレームで１
マルチフレームを構成している。１マルチフレームを構
成するフラグビットＦはデータビットＤの１２ｂｉｔ
、チエツクビットＣの６ｂｉｔ、フレームパターンビッ
トＦＰの６ ｂｉｔの計２４ｂｉｔからなり、データビ
ットＤ、チエツクビットＣ３データビツトＤ１フレーム
パターンビツトＦＰ、データビットＤとが交互に繰り返
されて、１マルチフレームを構威している。データビッ
トＤはデータ形式を構威し、チエツクビットＣはデータ
の誤りをチエツクし、フレームパターンビットＦＰはフ
レーム同期を検出している。
を第５図に示す。１フレームはフラグビットＦの１ ｂ
ｉｔとデータ１９２ｂｉｔからなり、２４フレームで１
マルチフレームを構成している。１マルチフレームを構
成するフラグビットＦはデータビットＤの１２ｂｉｔ
、チエツクビットＣの６ｂｉｔ、フレームパターンビッ
トＦＰの６ ｂｉｔの計２４ｂｉｔからなり、データビ
ットＤ、チエツクビットＣ３データビツトＤ１フレーム
パターンビツトＦＰ、データビットＤとが交互に繰り返
されて、１マルチフレームを構威している。データビッ
トＤはデータ形式を構威し、チエツクビットＣはデータ
の誤りをチエツクし、フレームパターンビットＦＰはフ
レーム同期を検出している。
この４フラグビツト毎に繰り返して受信されるフレーム
パターンピッ１−ＦＰを受信装置側で検索することによ
り、フレームパターンの同期情報を確認することができ
る。例えばｌマルチフレームの中にＦＰが“００１０１
１”の６ｂｉｔが検出されれば同期情報として受信装置
側に送出し、これ以外のｂｉｔ列の場合は同期情報とし
ては受は付けないようにしてフレームの同期を監視して
いる。
パターンピッ１−ＦＰを受信装置側で検索することによ
り、フレームパターンの同期情報を確認することができ
る。例えばｌマルチフレームの中にＦＰが“００１０１
１”の６ｂｉｔが検出されれば同期情報として受信装置
側に送出し、これ以外のｂｉｔ列の場合は同期情報とし
ては受は付けないようにしてフレームの同期を監視して
いる。
従来の受信側装置のブロック構成図を第６図に示す。図
において、２１はシングルポートＲＡＭ、２２はデュア
ルポートＲＡＭ、２３は同期検出回路を示す。
において、２１はシングルポートＲＡＭ、２２はデュア
ルポートＲＡＭ、２３は同期検出回路を示す。
シングルポー）ＲＡＭ２１は同期検出用メモリで同期検
出回路２３からの同期信号を読出し書込みを行う消込み
可能なランダム・アクセス・メモリである。デュアルポ
ートＲＡＭ２２は受信クロックに同期した受信データを
伝送路から書込み、受信装置側のクロックに同期してデ
ータを読出す２ポートメモリで、ＦＩＦＯメモリを用い
ても良い。同期検出回路２３は受信データの特定位置に
分散挿入されている同期情報を、ＲＡＭ２１から読出さ
れるそのピント位置の過去の同期情報検索結果と照合し
て、同期情報か否かを判定し、結果を同期情報として受
信装置側に出力すると共に同期情報検索結果を更新して
ＲＡ Ｍ２１に書込む。ＲＡＭ２２では受信クロックに
同期した受信データを書込み、任意の時間遅らせて装置
クロックに同期してデータを読出し、受信装置側にデー
タを出力する。
出回路２３からの同期信号を読出し書込みを行う消込み
可能なランダム・アクセス・メモリである。デュアルポ
ートＲＡＭ２２は受信クロックに同期した受信データを
伝送路から書込み、受信装置側のクロックに同期してデ
ータを読出す２ポートメモリで、ＦＩＦＯメモリを用い
ても良い。同期検出回路２３は受信データの特定位置に
分散挿入されている同期情報を、ＲＡＭ２１から読出さ
れるそのピント位置の過去の同期情報検索結果と照合し
て、同期情報か否かを判定し、結果を同期情報として受
信装置側に出力すると共に同期情報検索結果を更新して
ＲＡ Ｍ２１に書込む。ＲＡＭ２２では受信クロックに
同期した受信データを書込み、任意の時間遅らせて装置
クロックに同期してデータを読出し、受信装置側にデー
タを出力する。
従来例の動作タイミングチャートを第７図に示す。図（
ａ）は同期検出動作を示し、図（ｂ）はクロック乗換え
動作を示す。
ａ）は同期検出動作を示し、図（ｂ）はクロック乗換え
動作を示す。
第７図（ａ）において、伝送路受信データの特定位置に
分散して挿入されている同期信号を同期検出回路２３で
検出すると、ＲＡＭ２１に蓄積されているチエツクビッ
トを読出し、ＯＫであれば次のチエツクビットを書込み
、次のチエツクビットが同期検出回路２３で検出された
時のチエツクビットとなる。この読出し、書込み動作を
繰返してチエツクビットのフレームパターンが検出され
ると、同期検出回路２３から同期情報ビットが受信装置
側に送出されて処理動作が行われる。なおＲＡＭ２１に
蓄積されているチエツクビットを読出してＯＫでなけれ
ば、自分のノードで待機するか叉は他のノードに移る。
分散して挿入されている同期信号を同期検出回路２３で
検出すると、ＲＡＭ２１に蓄積されているチエツクビッ
トを読出し、ＯＫであれば次のチエツクビットを書込み
、次のチエツクビットが同期検出回路２３で検出された
時のチエツクビットとなる。この読出し、書込み動作を
繰返してチエツクビットのフレームパターンが検出され
ると、同期検出回路２３から同期情報ビットが受信装置
側に送出されて処理動作が行われる。なおＲＡＭ２１に
蓄積されているチエツクビットを読出してＯＫでなけれ
ば、自分のノードで待機するか叉は他のノードに移る。
第寺図（ｂ）において、ＲＡＭ２２は受信クロックの立
上がりに同期して受信データＤ、、Ｄ、、Ｄ。
上がりに同期して受信データＤ、、Ｄ、、Ｄ。
Ｄ３・−・−−−−−・−と順次書込み、書込まれた受
信データは任意の時間ずらして同一周波数の位相の同し
装置クロックの立上がりに同期してＲＡＭ２２から読出
し、データＤ Ｏ＋ Ｄ 、Ｄ ｚ、Ｄ ３− ・−−
−−−−・−と順次出力する。したがって受信データは
送信側のクロックから受信装置側のクロックに同期を乗
換えてデータを送出することかできる。
信データは任意の時間ずらして同一周波数の位相の同し
装置クロックの立上がりに同期してＲＡＭ２２から読出
し、データＤ Ｏ＋ Ｄ 、Ｄ ｚ、Ｄ ３− ・−−
−−−−・−と順次出力する。したがって受信データは
送信側のクロックから受信装置側のクロックに同期を乗
換えてデータを送出することかできる。
〔発明が解決しようとする課題〕
従来の装置では同期情報検出用のＲＡＭ２１と、クロッ
ク乗換え用のＲＡＭ２２とは別々のメモリが必要であっ
た。
ク乗換え用のＲＡＭ２２とは別々のメモリが必要であっ
た。
本発明では、同期情報検索結果を記憶しておくメモリに
受信データも記憶させておき、任意の時間遅らせて受信
データを読出すことにより、クロック乗換え用のメモリ
を不要にすることを目的とする。
受信データも記憶させておき、任意の時間遅らせて受信
データを読出すことにより、クロック乗換え用のメモリ
を不要にすることを目的とする。
本発明の原理構成図を第１図に示す。図において、■は
同期情報検索結果と受信データを同時に記憶するデュア
ルポートＲＡＭ、２は該ＲＡＭの書込みアドレスを発生
させる第１のアドレス発生器、３は該ＲＡＭの読出しア
ドレスを発生させる第２のアドレス発生器、４は受信デ
ータに挿入されている同期情報ビットの判定を行う同期
情報検索回路を示す。
同期情報検索結果と受信データを同時に記憶するデュア
ルポートＲＡＭ、２は該ＲＡＭの書込みアドレスを発生
させる第１のアドレス発生器、３は該ＲＡＭの読出しア
ドレスを発生させる第２のアドレス発生器、４は受信デ
ータに挿入されている同期情報ビットの判定を行う同期
情報検索回路を示す。
該デュアルポー）ＲＡＭＩは、ＡボートとＢボートの２
つのボートを有し、Ａポートは同期検索結果の書込みと
読出し及び受信データの書込みを行い、Ｂポートは受信
データの読出しのみを行うように構成する。
つのボートを有し、Ａポートは同期検索結果の書込みと
読出し及び受信データの書込みを行い、Ｂポートは受信
データの読出しのみを行うように構成する。
同期情報検索回路４は伝送路からの受信クロックと受信
データとを受信し、受信データの特定位置に分散挿入さ
れている同期情報を検出し、Ａポートによりデュアルポ
ートＲＡＭ１に蓄積されているチエツクビットと比較し
、ＯＫであれば次のチエツクビットに置換え、次の同期
情報が検出されたとき置換えられて蓄積されているチエ
ツクビットと比較し、ＯＫであれば次のチエツクビット
に置換える動作を繰返し、フレームパターンを検出すれ
ば同期情報を受信装置側に送出する。
データとを受信し、受信データの特定位置に分散挿入さ
れている同期情報を検出し、Ａポートによりデュアルポ
ートＲＡＭ１に蓄積されているチエツクビットと比較し
、ＯＫであれば次のチエツクビットに置換え、次の同期
情報が検出されたとき置換えられて蓄積されているチエ
ツクビットと比較し、ＯＫであれば次のチエツクビット
に置換える動作を繰返し、フレームパターンを検出すれ
ば同期情報を受信装置側に送出する。
なお同期情報を検出しデュアルポー）ＲＡＭＬに蓄積さ
れているチエツクビットとＡポートを介して比較し、Ｏ
Ｋでなければこれはデータビットと判定してＲＡＭ１に
書込む。
れているチエツクビットとＡポートを介して比較し、Ｏ
Ｋでなければこれはデータビットと判定してＲＡＭ１に
書込む。
アドレス発生器２は書込み制御信号により受信クロック
に同期して、受信データをＲＡＭＩのＡボートに書込み
、アドレス発生器３により装置側の続出・し制御信号と
クロック信号を受信して、任意の時間後にＲＡＭＩに蓄
積されている受信データを装置クロックに同期してＲＡ
ＭＩのＢボートよりデータ出力する。
に同期して、受信データをＲＡＭＩのＡボートに書込み
、アドレス発生器３により装置側の続出・し制御信号と
クロック信号を受信して、任意の時間後にＲＡＭＩに蓄
積されている受信データを装置クロックに同期してＲＡ
ＭＩのＢボートよりデータ出力する。
本発明の動作タイミングチャートを第２図に示す。図に
おいて、受信データＤ＋１．Ｄ、、Ｄ２．Ｄ３−・は受
信クロックの立上がりに同期してＲＡＭ１に書込まれ、
受信データＤ０が同期情報の場合はメモリのチエツクビ
ットを読込み、ＯＫであれば次のチエツクビットを書込
み置換え、次の同期情報を受信した場合のチエツクビッ
トとする。
おいて、受信データＤ＋１．Ｄ、、Ｄ２．Ｄ３−・は受
信クロックの立上がりに同期してＲＡＭ１に書込まれ、
受信データＤ０が同期情報の場合はメモリのチエツクビ
ットを読込み、ＯＫであれば次のチエツクビットを書込
み置換え、次の同期情報を受信した場合のチエツクビッ
トとする。
同時に受信データＤ０はアドレス発生器２により設定さ
れたＲＡＭＩのアドレスに書込まれ、データＤ Ｉ、
Ｄ ｚ、 Ｄ ｓ ’−・−・−も同様に書込まれる。
れたＲＡＭＩのアドレスに書込まれ、データＤ Ｉ、
Ｄ ｚ、 Ｄ ｓ ’−・−・−も同様に書込まれる。
アドレス発生器３の装置側の読出し制御信号により装置
クロックの立上がりに同期して、ＲＡＭＩに蓄積された
同一アドレスのデータＤ ＋、 Ｄ ｚ、 Ｄ ３ ’
−・・が続出され、任意の時間後にＢポートよりデータ
が送出される。
クロックの立上がりに同期して、ＲＡＭＩに蓄積された
同一アドレスのデータＤ ＋、 Ｄ ｚ、 Ｄ ３ ’
−・・が続出され、任意の時間後にＢポートよりデータ
が送出される。
本発明の実施例のブロンク構成図を第３図に示す。図に
おいて、１１はデュアルポートＲＡＭ、１２１３はアド
レス発生器、１４は同期情報検索回路を示す。ＡＡはア
ドレス発生器１２からの書込み制御信号と受信ＣＬＫ信
号、ＷＥＡは受信ＣＬＫの立上がりによる書込み信号、
ｉＡは受信データＯＡと同期情報検索回路１４からＲＡ
Ｍ１１への人力信号、ｏＡはＲＡＭＩＩから同期情報検
索回路１４への出力信号、ｏＢはＲＡＭ１ｌからのデー
タ出力、ＡＢはアドレス発生器１３からＲＡＭＩＩへの
読出し制御信号と装置ＣＬＫ信号、ＳＤは同期情報検索
回路１４から送出される同期情報ビットを示す。
おいて、１１はデュアルポートＲＡＭ、１２１３はアド
レス発生器、１４は同期情報検索回路を示す。ＡＡはア
ドレス発生器１２からの書込み制御信号と受信ＣＬＫ信
号、ＷＥＡは受信ＣＬＫの立上がりによる書込み信号、
ｉＡは受信データＯＡと同期情報検索回路１４からＲＡ
Ｍ１１への人力信号、ｏＡはＲＡＭＩＩから同期情報検
索回路１４への出力信号、ｏＢはＲＡＭ１ｌからのデー
タ出力、ＡＢはアドレス発生器１３からＲＡＭＩＩへの
読出し制御信号と装置ＣＬＫ信号、ＳＤは同期情報検索
回路１４から送出される同期情報ビットを示す。
同期情報検索回路１４からＲＡＭＩＩへ送出されるｉＡ
は、受信データＤＡの１ ｂｉｔと、同期情報検索ビッ
ト４ｂｉｔの組合わせ信号で、受信データ１ ｂｉｔは
メモリ１１にデータとして蓄積されると共に、同期情報
検索ビットであれば同期情報検索回路１４で同期チエツ
クビット４ｂｉｔをメモリ１１から読込み、同期チエツ
クビットのチエツク結果ＯＫであれば次のチエツクビッ
トに置換え、ＯＫでなければデータピントとしてＲＡＭ
ＩＩに書込む。
は、受信データＤＡの１ ｂｉｔと、同期情報検索ビッ
ト４ｂｉｔの組合わせ信号で、受信データ１ ｂｉｔは
メモリ１１にデータとして蓄積されると共に、同期情報
検索ビットであれば同期情報検索回路１４で同期チエツ
クビット４ｂｉｔをメモリ１１から読込み、同期チエツ
クビットのチエツク結果ＯＫであれば次のチエツクビッ
トに置換え、ＯＫでなければデータピントとしてＲＡＭ
ＩＩに書込む。
同期情報検索回路１４の同期情報検索ピントの実施例を
第４図に示す。図において、同期フレーム検索パターン
を“００１０１１″の６ビツトパターンとし、最初のチ
エツクピント“０”を“００００”、次のチエツクビッ
ト″０′を“ｏｏｉｏ”、次のチエツクビット“１ｍを
“０１００”、次のチエツクビット“０”を“ｌ０１０
”、次のチエツクビット“１”を“１０１１”、最終の
チエツクピント“１”を“１１１１”とすれば、最終の
チエ７りがＯＫであれば同期情報として“ｌ”を受信側
に送出することかできる。もし最初のチエツクビットの
位置が１”であれば“０００１”をメモリに書込み、同
期情報としては扱わずデータとして蓄積する。同様に次
のチエツクビットがｌ”であれば“００１１″をデータ
としてメモリに書込み、同期情報としては扱わない。
第４図に示す。図において、同期フレーム検索パターン
を“００１０１１″の６ビツトパターンとし、最初のチ
エツクピント“０”を“００００”、次のチエツクビッ
ト″０′を“ｏｏｉｏ”、次のチエツクビット“１ｍを
“０１００”、次のチエツクビット“０”を“ｌ０１０
”、次のチエツクビット“１”を“１０１１”、最終の
チエツクピント“１”を“１１１１”とすれば、最終の
チエ７りがＯＫであれば同期情報として“ｌ”を受信側
に送出することかできる。もし最初のチエツクビットの
位置が１”であれば“０００１”をメモリに書込み、同
期情報としては扱わずデータとして蓄積する。同様に次
のチエツクビットがｌ”であれば“００１１″をデータ
としてメモリに書込み、同期情報としては扱わない。
なる。また、メモリ容量を大きくすることによって読出
し側と書込み側との位置変動による接近を気にする必要
がなくなった。更にデータ列の入れ替えを容易にするこ
とが出来る。
し側と書込み側との位置変動による接近を気にする必要
がなくなった。更にデータ列の入れ替えを容易にするこ
とが出来る。
第１図は本発明の原理構成図、第２図は本発明の動作タ
イミングチャート、第３図は実施例のブロック構成図、
第４図は同期情報検索ビットの実施例、第５図は受信デ
ータのフレーム構成例、第６図は従来例のブロック構成
図、第７図は従来例の動作タイミングチャートを示す。 図において、１ 、 ＬＬ ２１．２２はＲＡＭ、２，
３゜１２、１３はアドレス発生器、４．１４．２３は同
期情報検索回路を示す。 〔発明の効果〕 本発明により従来２個必要であったメモリが１個で済む
ため、コスト削減、信頼性の向上、装置の小型化が出来
、メモリ内蔵のＬＳＩ化が容易にａ （ａ）同期検出動作 （ｂ）クロック乗換え動作 従来例の動作タイミングチャート 第７図
イミングチャート、第３図は実施例のブロック構成図、
第４図は同期情報検索ビットの実施例、第５図は受信デ
ータのフレーム構成例、第６図は従来例のブロック構成
図、第７図は従来例の動作タイミングチャートを示す。 図において、１ 、 ＬＬ ２１．２２はＲＡＭ、２，
３゜１２、１３はアドレス発生器、４．１４．２３は同
期情報検索回路を示す。 〔発明の効果〕 本発明により従来２個必要であったメモリが１個で済む
ため、コスト削減、信頼性の向上、装置の小型化が出来
、メモリ内蔵のＬＳＩ化が容易にａ （ａ）同期検出動作 （ｂ）クロック乗換え動作 従来例の動作タイミングチャート 第７図
Claims (1)
- 【特許請求の範囲】 伝送路から受信したデータをメモリを用いて同期をとり
、且つ受信装置側のクロックに同期させる伝送路インタ
フェースにおいて、 同期情報検索結果と受信データを同時に記憶するデュア
ルポートＲＡＭ（１）と、該ＲＡＭの書込みアドレスを
発生させる第１のアドレス発生器（２）と、該ＲＡＭの
読出しアドレスを発生させる第２のアドレス発生器（３
）と、受信データに挿入されている同期情報ビットの判
定を行う同期情報検索回路（４）を備え、 該デュアルポートＲＡＭ（１）は、ＡポートとＢポート
の２つのポートを有し、Ａポートは同期検索結果の書込
みと読出し及び受信データの書込みを行い、Ｂポートは
受信データの読出しのみを行うことを特徴とするクロッ
ク乗換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063273A JPH03265239A (ja) | 1990-03-14 | 1990-03-14 | クロック乗換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063273A JPH03265239A (ja) | 1990-03-14 | 1990-03-14 | クロック乗換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265239A true JPH03265239A (ja) | 1991-11-26 |
Family
ID=13224534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063273A Pending JPH03265239A (ja) | 1990-03-14 | 1990-03-14 | クロック乗換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265239A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426666B1 (ko) * | 1999-12-30 | 2004-04-13 | 엘지전자 주식회사 | 셀 단위 통신 시스템에서의 셀 전달 방법 및 장치 |
| JPWO2006035479A1 (ja) * | 2004-09-27 | 2008-05-15 | 富士通株式会社 | 送信装置、受信装置、伝送システム、伝送方法 |
| CN109347486A (zh) * | 2018-10-11 | 2019-02-15 | 西安电子科技大学 | 低复杂度高吞吐率的5g ldpc编码器和编码方法 |
-
1990
- 1990-03-14 JP JP2063273A patent/JPH03265239A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426666B1 (ko) * | 1999-12-30 | 2004-04-13 | 엘지전자 주식회사 | 셀 단위 통신 시스템에서의 셀 전달 방법 및 장치 |
| JPWO2006035479A1 (ja) * | 2004-09-27 | 2008-05-15 | 富士通株式会社 | 送信装置、受信装置、伝送システム、伝送方法 |
| JP4486092B2 (ja) * | 2004-09-27 | 2010-06-23 | 富士通株式会社 | 送信装置、受信装置、伝送システム、伝送方法 |
| CN109347486A (zh) * | 2018-10-11 | 2019-02-15 | 西安电子科技大学 | 低复杂度高吞吐率的5g ldpc编码器和编码方法 |
| CN109347486B (zh) * | 2018-10-11 | 2021-07-20 | 西安电子科技大学 | 低复杂度高吞吐率的5g ldpc编码器和编码方法 |
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