JPH01180655A - マルチプロセッサシステムにおける各メモリボードの記憶保護方式 - Google Patents
マルチプロセッサシステムにおける各メモリボードの記憶保護方式Info
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- JPH01180655A JPH01180655A JP316388A JP316388A JPH01180655A JP H01180655 A JPH01180655 A JP H01180655A JP 316388 A JP316388 A JP 316388A JP 316388 A JP316388 A JP 316388A JP H01180655 A JPH01180655 A JP H01180655A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセッサシステムにおける各メモ
リボードの記憶保護方式に関するものである。
リボードの記憶保護方式に関するものである。
プロセッサの処理データの増大に対処する為、あるいは
システム性能間上等を目的として、複数台のプロセッサ
から構成されるマルチプロセッサシステムでは、性能の
よいシステムを構築する為に、互いのメモリボードをシ
ステムバス等で共有させ、情報の交換を互いのメモリボ
ードにアクセスすることにより高速かつ円滑に行なう構
成としている。このような従来のマルチプロセッサシス
テムの例のブロック図を第６図に示す。
システム性能間上等を目的として、複数台のプロセッサ
から構成されるマルチプロセッサシステムでは、性能の
よいシステムを構築する為に、互いのメモリボードをシ
ステムバス等で共有させ、情報の交換を互いのメモリボ
ードにアクセスすることにより高速かつ円滑に行なう構
成としている。このような従来のマルチプロセッサシス
テムの例のブロック図を第６図に示す。
図において、１は中央処理部ボード（以下、ＣＰＵボー
ドという）、２０はメモリボード、３はＣＰＵボードｌ
とメモリボード２０をローカルに接続するローカルバス
、ＩＡ−ＩＦはＣＰＵボード１とメモリボード２０とロ
ーカルバス３とによりそれぞれ構成された一単位の第１
．第２．・・・第６のプロセッサ、４はこの一単位の各
プロセッサＩＡ〜ＩＦを接続してマルチプロセッサシス
テムを構築する為のシステムバスである。
ドという）、２０はメモリボード、３はＣＰＵボードｌ
とメモリボード２０をローカルに接続するローカルバス
、ＩＡ−ＩＦはＣＰＵボード１とメモリボード２０とロ
ーカルバス３とによりそれぞれ構成された一単位の第１
．第２．・・・第６のプロセッサ、４はこの一単位の各
プロセッサＩＡ〜ＩＦを接続してマルチプロセッサシス
テムを構築する為のシステムバスである。
次に動作について説明する。第１のプロセラ、すＩＡと
第２のプロセッサＩＢ間の情報交換において、第１のプ
ロセッサＩＡは第２のプロセッサＩＢ内のメモリボード
２０の記憶に対して直接データの書込み及び読出しを実
行することができ、また、第２のプロセッサＩＢも同様
に第１のプロセッサＩＡに対してデータの書込み及び読
出して実行できる。この動作は、第６図における第１の
プロセッサＩＡから第６プロセツサＩＦの全てにっいて
相互に実行することができる。このように、各プロセッ
サＩＡ〜ＩＦは、情報交換を必要とすルフロセソサ相互
間においてシステムバス４を通じて、高速かつ円滑に実
行できる。
第２のプロセッサＩＢ間の情報交換において、第１のプ
ロセッサＩＡは第２のプロセッサＩＢ内のメモリボード
２０の記憶に対して直接データの書込み及び読出しを実
行することができ、また、第２のプロセッサＩＢも同様
に第１のプロセッサＩＡに対してデータの書込み及び読
出して実行できる。この動作は、第６図における第１の
プロセッサＩＡから第６プロセツサＩＦの全てにっいて
相互に実行することができる。このように、各プロセッ
サＩＡ〜ＩＦは、情報交換を必要とすルフロセソサ相互
間においてシステムバス４を通じて、高速かつ円滑に実
行できる。
従来のマルチプロセッサシステムにおける各メモリボー
ドの記憶保護方式は以上のように行われているので、各
プロセッサ独自のメモリボード内ノ情報の保護ができず
、また、システムバス上に結合されている一部のプロセ
ッサに異常があると、その異常が他のシステムバス上の
プロセッサのメモリボード内の情報破壊にまで波及する
可能性があり、各プロセッサのメモリボード単位で情報
保護の為に書込み禁止を行なうことが必要で、各プロセ
ッサ間で情報の読出しのみの情報交換ではプロセッサ間
の情報交換を高速１円滑に行なえないなどの問題点があ
った。
ドの記憶保護方式は以上のように行われているので、各
プロセッサ独自のメモリボード内ノ情報の保護ができず
、また、システムバス上に結合されている一部のプロセ
ッサに異常があると、その異常が他のシステムバス上の
プロセッサのメモリボード内の情報破壊にまで波及する
可能性があり、各プロセッサのメモリボード単位で情報
保護の為に書込み禁止を行なうことが必要で、各プロセ
ッサ間で情報の読出しのみの情報交換ではプロセッサ間
の情報交換を高速１円滑に行なえないなどの問題点があ
った。
この発明は上記のような問題を解消するためになされた
もので、各プロセッサに設けられているメモリボード内
の情報の保護をできるとともに、各プロセッサ間の情報
交換を高速１円滑に行なうことができるマルチプロセッ
サシステムにおける各メモリボードの記憶保護方式を得
ることを目的とする。
もので、各プロセッサに設けられているメモリボード内
の情報の保護をできるとともに、各プロセッサ間の情報
交換を高速１円滑に行なうことができるマルチプロセッ
サシステムにおける各メモリボードの記憶保護方式を得
ることを目的とする。
この発明に係るマルチプロセッサシステムにおける各メ
モリボードの記憶保護方式は、各メモリボード内に、シ
ステムバスで結合された他系プロセッサよりの書込み許
可領域を指定する第１のレジスタと、前記書込み許可領
域を前記他系プロセッサの数にさらに分割して各区分毎
に書込み許可を指定する第２のレジスタをそれぞれ具備
するとともに、前記他系プロセッサより該プロセッサの
前記メモリボードへのデータ書込み動作要求毎に該プロ
セッサの前記メモリボード側でそのデータの書込みアド
レスが、前記第１および第２のレジスタの書込み許可指
定条件を満足するか否かを検査し、指定内の書込み許可
領域への書込み動作のみを受は入れるようにしたもので
ある。
モリボードの記憶保護方式は、各メモリボード内に、シ
ステムバスで結合された他系プロセッサよりの書込み許
可領域を指定する第１のレジスタと、前記書込み許可領
域を前記他系プロセッサの数にさらに分割して各区分毎
に書込み許可を指定する第２のレジスタをそれぞれ具備
するとともに、前記他系プロセッサより該プロセッサの
前記メモリボードへのデータ書込み動作要求毎に該プロ
セッサの前記メモリボード側でそのデータの書込みアド
レスが、前記第１および第２のレジスタの書込み許可指
定条件を満足するか否かを検査し、指定内の書込み許可
領域への書込み動作のみを受は入れるようにしたもので
ある。
この発明における第１のレジスタは、メモリボード内の
記憶部をプロセッサ内で独自に使用する領域すなわちシ
ステムバスで結合されている他系プロセッサからは読出
し専用領域となる領域と、前記他系プロセッサとシステ
ムバスを通じて情報交換を行なうための書込み許可領域
の２つの領域に区分する。また、この発明における第２
のレジスタは、前記第１のレジスタで区分された書込み
許可領域をさらに前記システムバスに結合された前記他
系プロセッサの数に分割してその分割単位毎に書込み許
可を指定する。
記憶部をプロセッサ内で独自に使用する領域すなわちシ
ステムバスで結合されている他系プロセッサからは読出
し専用領域となる領域と、前記他系プロセッサとシステ
ムバスを通じて情報交換を行なうための書込み許可領域
の２つの領域に区分する。また、この発明における第２
のレジスタは、前記第１のレジスタで区分された書込み
許可領域をさらに前記システムバスに結合された前記他
系プロセッサの数に分割してその分割単位毎に書込み許
可を指定する。
以下、この発明の一実施例を図について説明する。第１
図において、ｌはＣＰＵボード、２はメモリボード、３
はこのＣＰＵボード１とメモリボード２とを結合して第
１．第２．・・・第６のプロセッサＩＡ、ＩＢ、・・・
ＩＦを構築するためのローカルバス、４は構築された第
１〜第６のプロセッサＩＡ〜ＩＦを結合してマルチプロ
セッサシステムを構築するためのシステムバス、１ｏは
本発明に係る記憶保護を実施するために各メモリボード
２内に設けられた書込み保護制御部である。
図において、ｌはＣＰＵボード、２はメモリボード、３
はこのＣＰＵボード１とメモリボード２とを結合して第
１．第２．・・・第６のプロセッサＩＡ、ＩＢ、・・・
ＩＦを構築するためのローカルバス、４は構築された第
１〜第６のプロセッサＩＡ〜ＩＦを結合してマルチプロ
セッサシステムを構築するためのシステムバス、１ｏは
本発明に係る記憶保護を実施するために各メモリボード
２内に設けられた書込み保護制御部である。
第２図は第１図におけるメモリボード２の構成を示すブ
ロック図であり、図において、５は情報を記憶するため
の記憶部、９はこの記憶部５に対してシステムバス４側
及びローカルバス３側よりの書込み／続出し動作要求を
制御するための記憶部制御回路、１０はこの記憶部制御
回路９に対して書込み動作の許可を与える前述した書込
み保護制御部、１１はシステムバス４とのインターフェ
イスを行なうシステムバスインターフェイス部、１２は
ローカルバス３とのインターフェイスを行なうローカル
バスインターフェイス部である。
ロック図であり、図において、５は情報を記憶するため
の記憶部、９はこの記憶部５に対してシステムバス４側
及びローカルバス３側よりの書込み／続出し動作要求を
制御するための記憶部制御回路、１０はこの記憶部制御
回路９に対して書込み動作の許可を与える前述した書込
み保護制御部、１１はシステムバス４とのインターフェ
イスを行なうシステムバスインターフェイス部、１２は
ローカルバス３とのインターフェイスを行なうローカル
バスインターフェイス部である。
第３図は第２図における記憶部５と、書込み保護制御部
１０の関連を示す概念図であり、図において、６は書込
み許可領域を他系プロセッサの数に細区分するための本
発明の第２のレジスタ、７はこの第２のレジスタ６の書
込み許可区分とシステムバス４よりのアドレス情報とを
比較できるように該アドレス情報のコード変換をするデ
コーダ、８はこのデコーダ７にシステムバス４上のアド
レス情報の必要部分を選択するデコードアドレス選択部
、１４は記憶部５の書込み許可領域を指定するための本
発明の第１のレジスタ、５−１は記憶部５の中でこの第
１のレジスタ１４の指定外であってシステムバス４側よ
りは読出し動作専用の領域である他系プロセッサ読出し
専用領域、５−２は記憶部５の中で第１のレジスタ１４
で指定されたシステムバス４側より書込み動作の実行が
許可された書込み許可領域である。
１０の関連を示す概念図であり、図において、６は書込
み許可領域を他系プロセッサの数に細区分するための本
発明の第２のレジスタ、７はこの第２のレジスタ６の書
込み許可区分とシステムバス４よりのアドレス情報とを
比較できるように該アドレス情報のコード変換をするデ
コーダ、８はこのデコーダ７にシステムバス４上のアド
レス情報の必要部分を選択するデコードアドレス選択部
、１４は記憶部５の書込み許可領域を指定するための本
発明の第１のレジスタ、５−１は記憶部５の中でこの第
１のレジスタ１４の指定外であってシステムバス４側よ
りは読出し動作専用の領域である他系プロセッサ読出し
専用領域、５−２は記憶部５の中で第１のレジスタ１４
で指定されたシステムバス４側より書込み動作の実行が
許可された書込み許可領域である。
第４図は第３図における第２のレジスタ６とデコーダ７
との関連を示す詳細なブロック図であり、図において、
１０−１はローカルバス３よりのデータ、１０−２は書
込み許可領域５−２のアドレスを示す書込み許可領域指
定アドレスデータ、１０−３は記憶部制御回路９に書込
み動作を指示する書込み許可信号、ｌｏ−４はシステム
バス４よりの書込み要求信号、１０−５はシステムバス
４からの書込み許可領域５−２外への書込み要求に対す
るシステムバス４への返答信号である書込み領域エラー
信号である。
との関連を示す詳細なブロック図であり、図において、
１０−１はローカルバス３よりのデータ、１０−２は書
込み許可領域５−２のアドレスを示す書込み許可領域指
定アドレスデータ、１０−３は記憶部制御回路９に書込
み動作を指示する書込み許可信号、ｌｏ−４はシステム
バス４よりの書込み要求信号、１０−５はシステムバス
４からの書込み許可領域５−２外への書込み要求に対す
るシステムバス４への返答信号である書込み領域エラー
信号である。
第５図は第３図におけるデコードアドレス選択部８と第
１のレジスタ１４との関連を示す詳細なブロック図であ
り、図において、１３−１〜１３−４は第１のにジスタ
１４よりの出力線である書込み許可領域幅指定線１４−
２とシステムバス４側よりのアドレス線より指定領域幅
のアドレス線を選択する４ライントウｌラインデータセ
レクター、１４−１は第１のレジスタ１４より記憶部５
内の書込み許可領域５−２の開始アドレスを指定する書
込み許可領域スタートアドレス線である。
１のレジスタ１４との関連を示す詳細なブロック図であ
り、図において、１３−１〜１３−４は第１のにジスタ
１４よりの出力線である書込み許可領域幅指定線１４−
２とシステムバス４側よりのアドレス線より指定領域幅
のアドレス線を選択する４ライントウｌラインデータセ
レクター、１４−１は第１のレジスタ１４より記憶部５
内の書込み許可領域５−２の開始アドレスを指定する書
込み許可領域スタートアドレス線である。
第４図及び第５図の各機能部位は、第２図に示すメモリ
ボード２の概略ブロック図内の書込保護制御部１０に含
まれる部分である。
ボード２の概略ブロック図内の書込保護制御部１０に含
まれる部分である。
次に動作について説明する。例えば、第１のプロセッサ
ＩＡより第２のプロセッサＩＢの該当メモリボード２内
に情報を書込む場合、まず、第２のプロセッサＩＢのメ
モリボード２の記憶部５の書込み許可領域５−２に対す
るシステムバス４側よりの書込みアドレス、及び書込み
許可領域５−２の分割区分を指定する第２のレジスタに
６により第１のプロセッサＩＡよりの書込み許可区分に
対し、書込み許可の状態に設定されており、その情報は
事前に第１のプロセッサＩＡの処理プログラムに通知さ
れている。この事前情報により、第１のプロセッサＩＡ
は第２のプロセッサＩＢの該当書込みアドレスに伝達す
べき情報を書込むことが可能となる。このように、シス
テムバス上に結合されている各プロセッサＩＡ〜ＩＦは
、相互に書込み許可領域５−２及び割り当てられた書込
み許可区分に対し、伝達すべき情報を書込み情報交換を
高速。
ＩＡより第２のプロセッサＩＢの該当メモリボード２内
に情報を書込む場合、まず、第２のプロセッサＩＢのメ
モリボード２の記憶部５の書込み許可領域５−２に対す
るシステムバス４側よりの書込みアドレス、及び書込み
許可領域５−２の分割区分を指定する第２のレジスタに
６により第１のプロセッサＩＡよりの書込み許可区分に
対し、書込み許可の状態に設定されており、その情報は
事前に第１のプロセッサＩＡの処理プログラムに通知さ
れている。この事前情報により、第１のプロセッサＩＡ
は第２のプロセッサＩＢの該当書込みアドレスに伝達す
べき情報を書込むことが可能となる。このように、シス
テムバス上に結合されている各プロセッサＩＡ〜ＩＦは
、相互に書込み許可領域５−２及び割り当てられた書込
み許可区分に対し、伝達すべき情報を書込み情報交換を
高速。
円滑に実行する。
ここで、書込み許可領域５−２以外に書込み動作を行な
った場合について、第４図及び第５図に関する動作につ
いて説明する。第５図において、システムバス４側より
のアドレス線のアドレス情報が、第１のレジスタ１４の
許可領域５−２外であると、４ライントウ１ラインデー
タセレクター１３−１〜１３−４よりの四込み許可領域
指定アドレスデータ１０−２が出力されず、第４図にお
いて、この書込み許可領域指定アドレスデータ１０−２
を入力として書込み許可領域５−２の分割区分の一つを
指定するためのデコーダ７よりの出力線７−０〜７−１
５が出力状態とならず、この出力線７−０〜７−１５と
書込み分割区分の書込み許可区分を再指定する第２のレ
ジスタ★６の出力線６−θ〜６−１５との論理積出力が
出力状態とならず、結果として、書込み許可信号１０−
３は出力されず、書込み領域エラー信号１０−５がシス
テムバス４に出力され、書込み許可領域５−２外への情
報の書込み動作は禁止され、記憶保護が実現される。同
様に、書込み許可領域５−２範囲内の指定書込み区分に
、たとえば、第１のプロセッサＩＡに割り当てられてい
る書込み区分に、第２のプロセッサＩＢが書込み動作を
実行した場合、事前情報である第２のレジスタに６によ
る書込み区分に対する書込み許可状態に設定される時刻
等が一致せず、結果として、第２のレジスタ衾６の出力
線６−〇〜６−１５と、デコーダ７の出力線７−〇〜７
−１５との論理積出力が出力状態とならず、書込み許可
信号１Ｏ−３が出力されず、システムバス４に対して書
込み領域エラー信号１Ｏ−５が出力されることになる。
った場合について、第４図及び第５図に関する動作につ
いて説明する。第５図において、システムバス４側より
のアドレス線のアドレス情報が、第１のレジスタ１４の
許可領域５−２外であると、４ライントウ１ラインデー
タセレクター１３−１〜１３−４よりの四込み許可領域
指定アドレスデータ１０−２が出力されず、第４図にお
いて、この書込み許可領域指定アドレスデータ１０−２
を入力として書込み許可領域５−２の分割区分の一つを
指定するためのデコーダ７よりの出力線７−０〜７−１
５が出力状態とならず、この出力線７−０〜７−１５と
書込み分割区分の書込み許可区分を再指定する第２のレ
ジスタ★６の出力線６−θ〜６−１５との論理積出力が
出力状態とならず、結果として、書込み許可信号１０−
３は出力されず、書込み領域エラー信号１０−５がシス
テムバス４に出力され、書込み許可領域５−２外への情
報の書込み動作は禁止され、記憶保護が実現される。同
様に、書込み許可領域５−２範囲内の指定書込み区分に
、たとえば、第１のプロセッサＩＡに割り当てられてい
る書込み区分に、第２のプロセッサＩＢが書込み動作を
実行した場合、事前情報である第２のレジスタに６によ
る書込み区分に対する書込み許可状態に設定される時刻
等が一致せず、結果として、第２のレジスタ衾６の出力
線６−〇〜６−１５と、デコーダ７の出力線７−〇〜７
−１５との論理積出力が出力状態とならず、書込み許可
信号１Ｏ−３が出力されず、システムバス４に対して書
込み領域エラー信号１Ｏ−５が出力されることになる。
なお、上記実施例では各プロセッサＩＡ〜ＩＦをＣＰＵ
ボード１とメモリボード２とを用いて構成したが、ＣＰ
Ｕボード１とメモリボード２を結合した単一ボードで構
成してよもい。また上記実施例では、データセレクター
１３−１〜１３−４が４個、また、書込み許可領域５−
２の分割区分数が１６区分の場合を示したが、データセ
レクター数の増減及びそれに対応して書込み許可領域の
分割区分数を増減してもよい。更に、前記実施例におい
ては、システムバス上に結合されたプロセッサの数が６
個の場合について述べたが、システムに必要とする他の
数のプロセッサによる組合せでも、同様の効果を奏する
。
ボード１とメモリボード２とを用いて構成したが、ＣＰ
Ｕボード１とメモリボード２を結合した単一ボードで構
成してよもい。また上記実施例では、データセレクター
１３−１〜１３−４が４個、また、書込み許可領域５−
２の分割区分数が１６区分の場合を示したが、データセ
レクター数の増減及びそれに対応して書込み許可領域の
分割区分数を増減してもよい。更に、前記実施例におい
ては、システムバス上に結合されたプロセッサの数が６
個の場合について述べたが、システムに必要とする他の
数のプロセッサによる組合せでも、同様の効果を奏する
。
以上のように、この発明によれば、各メモリボード内に
、システムバスで結合された他系プロセッサよりの書込
み許可領域を指定する第１のレジスタと、この書込み許
可領域を前記他系プロセッサの数にさらに分割して各区
分毎に書込み許可を指定する第２のレジスタをそれぞれ
設けた構成としたので、各メモリボード上の記憶情報を
容易に保護することができ、また、システムバス上に結
合されたプロセッサの一部に異常が発生した場合におい
ても、書込み許可領域以外の各プロセッサ独自の保護領
域にその異常は波及せず、情報交換を円滑に行なうマル
チプロセッサシステムが得られる効果がある。
、システムバスで結合された他系プロセッサよりの書込
み許可領域を指定する第１のレジスタと、この書込み許
可領域を前記他系プロセッサの数にさらに分割して各区
分毎に書込み許可を指定する第２のレジスタをそれぞれ
設けた構成としたので、各メモリボード上の記憶情報を
容易に保護することができ、また、システムバス上に結
合されたプロセッサの一部に異常が発生した場合におい
ても、書込み許可領域以外の各プロセッサ独自の保護領
域にその異常は波及せず、情報交換を円滑に行なうマル
チプロセッサシステムが得られる効果がある。
第１図は、この発明の一実施例によるマルチプロセッサ
システムにおける各メモリボードの記憶保護方式を実施
するマルチプロセッサシステムの構成を示すブロック図
、第２図は第１図のメモリボードの概略構成を示すブロ
ック図、第３図はこの発明で用いる第１．第２のレジス
タの相互の関連を示す概念図、第４図は第３図における
レジスターに−６及びデコーダ７の関連を示すブロック
図、示すブロック図、第６図は従来のマルチプロセッサ
システムのブロック図である。 図において、ｌはＣＰＵボード、２はメモリーボード、
３はローカルバス、４はシステムバス、５は記憶部、６
は第２のレジスタＡ、７はデコーダ、８はデコード・ア
ドレス選択部、９は記憶部制御回路、１０は書込み保護
制御部、１１はシステムバスインターフェイス部、１２
はローカルバスインターフェイス部、１３−１〜１３−
４はデータセレクター、１４は第１のレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第１図
システムにおける各メモリボードの記憶保護方式を実施
するマルチプロセッサシステムの構成を示すブロック図
、第２図は第１図のメモリボードの概略構成を示すブロ
ック図、第３図はこの発明で用いる第１．第２のレジス
タの相互の関連を示す概念図、第４図は第３図における
レジスターに−６及びデコーダ７の関連を示すブロック
図、示すブロック図、第６図は従来のマルチプロセッサ
システムのブロック図である。 図において、ｌはＣＰＵボード、２はメモリーボード、
３はローカルバス、４はシステムバス、５は記憶部、６
は第２のレジスタＡ、７はデコーダ、８はデコード・ア
ドレス選択部、９は記憶部制御回路、１０は書込み保護
制御部、１１はシステムバスインターフェイス部、１２
はローカルバスインターフェイス部、１３−１〜１３−
４はデータセレクター、１４は第１のレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第１図
Claims (1)
- 中央処理部ボードとメモリボードよりなるプロセッサ
をシステムバスで複数結合し、前記各メモリボード内の
記憶情報を前記各プロセッサ間で共有して情報交換を行
なうマルチプロセッサシステムの前記各メモリボードに
おける前記記憶情報を保護するマルチプロセッサシステ
ムにおける各メモリボードの記憶保護方式において、前
記各メモリボード内に前記システムバスで結合された他
系プロセッサよりの書込み許可領域を指定する第１のレ
ジスタと、前記第１のレジスタで指定された前記書込み
許可領域を前記他系プロセッサの数にさらに分割して各
区分毎に書込み許可を指定しうる第２のレジスタとをそ
れぞれ備え、前記他系プロセッサより該プロセッサの前
記メモリボード内へのデータ書込み動作要求毎に該プロ
セッサの前記メモリボード側でそのデータ書込みアドレ
スが前記第１、第２のレジスタの書込み許可指定条件を
満足するか否かを検査し、条件を満足していない場合は
書込み動作を禁止し、書込み動作エラー信号をシステム
バス上に送出することを特徴とするマルチプロセッサシ
ステムにおける各メモリボードの記憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP316388A JP2953584B2 (ja) | 1988-01-12 | 1988-01-12 | マルチプロセッサシステムにおける各メモリボードの記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP316388A JP2953584B2 (ja) | 1988-01-12 | 1988-01-12 | マルチプロセッサシステムにおける各メモリボードの記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180655A true JPH01180655A (ja) | 1989-07-18 |
| JP2953584B2 JP2953584B2 (ja) | 1999-09-27 |
Family
ID=11549689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP316388A Expired - Lifetime JP2953584B2 (ja) | 1988-01-12 | 1988-01-12 | マルチプロセッサシステムにおける各メモリボードの記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953584B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
-
1988
- 1988-01-12 JP JP316388A patent/JP2953584B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953584B2 (ja) | 1999-09-27 |
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|---|---|---|
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